DE60021129T2

DE60021129T2 - Verfahren und Vorrichtung zur Prüfung einer elektronischen Vorrichtung

Info

Publication number: DE60021129T2
Application number: DE60021129T
Authority: DE
Inventors: Yoshiharu Kasugai-shi Kato
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-02-02
Filing date: 2000-01-31
Publication date: 2006-05-18
Anticipated expiration: 2020-02-01
Also published as: EP1026696A2; EP1026696B1; TW527491B; KR100555170B1; EP1026696A3; EP1515345A1; US7028235B1; US7251766B2; US20050270859A1; KR20000071321A; DE60021129D1

Description

Die vorliegende Erfindung bezieht sich auf eine Testschaltung für eine elektronische Einrichtung und insbesondere auf eine Testschaltung zum Detektieren einer Kurzschlussstörung oder einer Störung in Form eines offenen Stromkreises von Busleitungen, die mehrere Halbleitereinrichtungen (IC, LSI) verbinden, die in der elektronischen Einrichtung eingebaut sind.
Der Test in Bezug auf einen offenen Stromkreis/Kurzschluss zum Prüfen von Defekten wie zum Beispiel Kurzschlüsse über Busleitungen, Kurzschlüsse über Eingabe/Ausgabepins, Leiterbahnunterbrechungen oder offene Stromkreise von Busleitungen, Unterbrechungen zwischen Busleitungen und Eingabe/Ausgabepins etc. wird gewöhnlich vor einem Versand einer elektronischen Einrichtung durchgeführt. Die Testschaltung zum Ausführen des Tests in Bezug auf einen offenen Stromkreis/Kurzschluss ist oft in eine Halbleitereinrichtung integriert. Ein Grund ist, dass zum Beispiel in einem Baustein in Chipgröße (CSP) (engl. Chip Size Package) wie zum Beispiel einem Ball-Grid-Array (BGA) die Eingabe/Ausgabepins nach einem Montieren des CSP auf der Platine nicht außerhalb der Platine liegen. Es ist dann unmöglich, den Test in Bezug auf einen offenen Stromkreis/Kurzschluss durchzuführen, der die Verwendung einer Sonde erfordert, indem die Sonde mit den Eingabe/Ausgabepins in Kontakt gebracht wird.
Die Testschaltung versorgt eine Halbleitereinrichtung mit spezifischen Testdaten über die Busleitungen, die die Halbleitereinrichtung und die Testschaltung verbinden. Die Testschaltung bestimmt, ob die von der Halbleitereinrichtung ausgegebenen Daten gleich den erwarteten Daten sind, dadurch Kurzschlüsse über die Busleitungen und offene Schaltkreise der Busleitungen detektierend.
Die veröffentlichte ungeprüfte japanische Patentanmeldung Nr. 5-99980 offenbart ein Verfahren zum Testen einer elektronischen Einrichtung. Wie in 1 der beiliegenden Zeichnungen gezeigt ist, sind auf einer Platine mehrere Halbleitereinrichtungen montiert, die eine gemessene Halbleitereinrichtung 1, die eine Schaltung 1a enthält, und eine messende Halbleitereinrichtung 2 umfassen, die eine Empfangsschaltung 2a enthält, die Signale von der Testschaltung 1a empfängt. Eingabe/Ausgabepins Pa1–Pan der gemessenen Einrichtung 1 sind mit Eingabe/Ausgabepins Pb1–Pbn der messenden Einrichtung oder Messeinrichtung 2 über die Busleitungen DB1–DBn verbunden. Die Testschaltung 1a wählt einen spezifischen Eingabe/Ausgabepin, zum Beispiel Pa1, aus, gibt die Daten "1: H-Pegel" von dem ausgewählten Eingabe/Ausgabepin Pa1 aus und gibt die Daten "0: L-Pegel" von den anderen, nicht ausgewählten Eingabe/Ausgabepins Pa2–Pan aus.
Falls der erwartete Wert "1" am Eingabe/Ausgabepin Pb1 der messenden Einrichtung 2 nicht detektiert wird, bestimmt die Testschaltung 1a, dass die Busleitungen DB1–DBn, die die Eingabe/Ausgabepins Pa1–Pan mit Pb1–Pbn verbinden, offen sind oder dass die Busleitungen DB1–DBn nicht mit den Eingabe/Ausgabepins Pa1–Pan und Pb1–Pbn verbunden sind (Detektion einer Störung in Form eines offenen Schaltkreises). Auf der Basis der Daten von den verbleibenden Eingabe/Ausgabepins, mit Ausnahme des spezifischen Eingabe/Ausgabepin Pb1, wird, falls der logische Wert "1" detektiert wird, bestimmt, dass über die detektierten Eingabe/Ausgabepins (Pa2–Pan, Pb2–Pbn) und die spezifischen Eingabe/Ausgabepins Pa1, Pb1 oder über die Busleitungen DB1–DBn einen Kurzschluss vorliegt. Indem die Eingabe/Ausgabepins gemäß ihrer physikalischen Adresse sequenziell ausgewählt werden, führt die Testschaltung 1a die Tests in Bezug auf einen offenen Schaltkreis oder Kurzschluss für alle Eingabe/Ausgabepins Pa1–Pan der gemessenen Einrichtung 1 aus.
In einigen elektronischen Einrichtungen sind die Busleitungen DB1–DBn im schwebenden Zustand. In diesem Fall kann, selbst wenn der ausgewählte Eingabe/Ausgabepin eine Störung in Form eines offenen Schaltkreises aufweist, wenn die Busleitungen DB1–DBn akkumulierte elektrische Ladungen aufweisen, der logische Wert der Eingabe/Ausgabepins Pb1–Pbn der messenden Einrichtung 2 möglicherweise auf den erwarteten Wert "1" gesetzt werden. In solch einem Fall wird, obgleich der ausgewählte Eingabe/Ausgabepin die Störung in Form eines offenen Schaltkreises aufweist, er als normal bestimmt. Das heißt, der offene Zustand wird nicht detektiert.
Wenn die Eingabe/Ausgabepins Pa1–Pn gemäß der physikalischen Adresse sequenziell ausgewählt werden, wird der logische Wert der Eingabe/Ausgabepins Pa1–Pan gemäß der physikalischen Adresse sequenziell auf "1" gesetzt. In diesem Fall besteht eine Möglichkeit, dass Ladungen auf der Busleitung des vorher ausgewählten Eingabe/Ausgabepin zurückbleiben. Wenn ein spezifischer Eingabe/Ausgabepin der messenden Einrichtung 2 beispielsweise der Eingabe/Ausgabepin Pb1 oder Pb2 ist, der Pb3 vorausgeht, können die zurückbleibenden Ladungen manchmal bewirken, dass die Testschaltung den logischen Wert "1" detektiert, welcher mit dem erwarteten Wert des Eingabe/Ausgabepin Pb3 identisch ist. In solch einem Fall werden ungeachtet dessen, dass die Eingabe/Ausgabepins Pb1, Pb2 korrekt verbunden sind, sie als eine Kurzschlussstörung aufweisend bestimmt.
Wenn die Ansteuerfähigkeit des Ausgangstreibers (Puffers) der gemessenen Einrichtung 1 hoch ist, wird, selbst wenn die Ladungen auf der ausgewählten Busleitung DB3 beispielsweise etwas lecken, falls die Ansteuerfähigkeit des Ausgangstreibers ausreichend hoch ist, um die Leckage von Ladungen zu überwinden, die Testschaltung am Eingabe/Ausgabepin Pb3 den logischen Wert "1" detektieren, welcher der gleiche wie der erwartete Wert ist. Das heißt, die Eingabe/Ausgbabepins Pa3, Pb3 und die Busleitung DB3 werden als normal bestimmt.
Falls jedoch die Ansteuerfähigkeit des Ausgangstreibers der messenden Einrichtung 2 niedrig ist, wird, selbst wenn die messende Einrichtung 2 den logischen Wert "1" ausgibt, falls die Ansteuerfähigkeit des Ausgangstreibers der messenden Einrichtung 2 unzureichend ist, um die Leckage der Ladungen aufzuheben, der Eingabe/Ausgabepin Pa3 der gemessenen Einrichtung 1 mit dem logischen Wert "0" versorgt. Obgleich die Verbindung zwischen der Einrichtung 1 und der Einrichtung 2 fehlerhaft ist, wird sie daher als normal bestimmt; oder umgekehrt wird sie als gestört bestimmt, obgleich sie im normalen Zustand ist.
Um solche Fehler zu verhindern, ist es denkbar, Daten zwischen der gemessenen Einrichtung 1 und der messenden Einrichtung 2 bidirektional zu senden und zu empfangen, wenn der Test unter Verwendung der Testschaltung 1a und der Empfangsschaltung 2a ausgeführt wird. Die Verwendung der Testschaltung 1a und der Empfangsschaltung 2a führt jedoch zu einer Zunahme der Schaltungsgröße der Einrichtung 1 und Einrichtung 2.
2 der beiliegenden Zeichnungen ist ein schematisches Diagramm einer mit einer Testschaltung versehenen, früher vorgeschlagenen Halbleitereinrichtung 100. Die Halbleitereinrichtung 100 hat mehrere Eingabe-Kontaktstellen IN0–INn, mehrere Ausgabe-Kontaktstellen DQ0–DQn und eine Testeingabe- Kontaktstelle IN. Die Eingabe-Kontaktstellen IN0–INn sind jeweils mit Eingabepuffern 281 und mit einer internen Schaltung 282 über interne Busleitungen BLin verbunden. Die Ausgabe-Kontaktstellen DQ0–DQn sind jeweils mit Ausgabepuffern 283 und mit der internen Schaltung 282 über die internen Busleitungen BLout verbunden.
Die Eingabe-Kontaktstellen IN0–INn sind mit jeweiligen Testschaltungen 285 verbunden. Die Testschaltungen 285 empfangen über die Eingabe-Kontaktstellen IN0–INn Testsignale von einer externen Einrichtung. Die Testschaltungen 285 sind auch jeweils mit einer einzigen Testeingabe-Kontaktstelle IN verbunden und empfangen ein Testsignal über die Testeingabe-Kontaktstelle IN von der externen Einrichtung. Die Ausgabe-Kontaktstellen DQ0–DQn sind jeweils mit für einen Test bestimmten Ausgangsschaltungen 286 verbunden, und die für einen Test bestimmten Ausgangsschaltungen 286 sind jeweils durch für Tests bestimmte interne Busleitungen BLex mit den Testschaltungen 285 verbunden.
Die Testschaltungen 285 empfangen die Testsignale von der externen Einrichtung über die Eingabe-Kontaktstellen IN0–INn und die Testeingabe-Kontaktstellen IN und liefern Detektionssignale über die für Tests bestimmten internen Busleitungen BLex an die für Tests bestimmten Ausgangsschaltungen 286. Die für Tests bestimmten Ausgangsschaltungen 286 liefern als Antwort auf die Detektionssignale Antwortsignale über die Ausgabe-Kontaktstellen DQ0–DQn an die externe Einrichtung.
Wenn die Anschlüsse des CSP, die mit den Eingabe-Kontaktstellen IN0–INn und der Testeingabe-Kontaktstelle IN verbunden sind, korrekt mit der Verdrahtung der Platine verbunden sind, empfangen die Testschaltungen 285 die Testsignale und geben die Detektionssignale ab. Wenn auf der anderen Seite die Anschlüsse nicht korrekt verbunden (nicht leitend) sind, geben die Testschaltungen 285 die Detektionssignale nicht ab, und die für Tests bestimmten Ausgangsschaltungen 286 geben nicht die Antwortsignale ab.
Wenn die Anschlüsse des CSP, die mit den Ausgabe-Kontaktstellen DQ0–DQn verbunden sind, mit der Verdrahtung der Platine korrekt verbunden sind, werden die Antwortsignale von den für Tests bestimmten Ausgangsschaltungen 286 an die externe Einrichtung geliefert. Wenn auf der anderen Seite die An schlüsse nicht korrekt verbunden (nicht leitend) sind, werden die Antwortsignale von den für Tests bestimmten Ausgangsschaltungen 286 nicht an die externe Einrichtung geliefert. Folglich wird basierend auf dem Vorhandensein der Antwortsignale die Verbindung (Kontinuitätszustand) zwischen den Anschlüssen des CSP und der Verdrahtung der Platine bestimmt.
Das Vorsehen der Testschaltungen 285, der für Tests bestimmten Ausgangsschaltungen 286 und für Tests bestimmten internen Busleitungen BLex vergrößert jedoch die Schaltungsgröße der Halbleitereinrichtung.
Obgleich ein Durchgangs- oder Kontinuitätstest auf einer Halbleitereinrichtung ausgeführt wird, werden ferner, falls es eine Kontinuitätsstörung in einer anderen Halbleitereinrichtung gibt, auf der Basis der Kontinuitätsstörung die anderen Halbleitereinrichtungen zum Testen ausgewählt. In diesem Fall arbeiten die mehreren Halbleitereinrichtungen gleichzeitig auf der Platine, und auf der Platine wird eine Konkurrenzsituation zwischen Bussen geschaffen. Dementsprechend ist es notwendig, den Betrieb der Halbleitereinrichtungen, die von der gerade getesteten Einrichtung verschieden sind, zu regulieren.
Demgemäß ist es wünschenswert, ein Verfahren zum Testen einer elektronischen Einrichtung zu schaffen, das die Tests in Bezug auf einen offenen Schaltkreis/Kurzschluss sicher ausführt, während eine Vergrößerung der Schaltungsflächen für einen Test vermieden wird.
Die Erfindung ist in den beigefügten unabhängigen Ansprüchen definiert, auf die nun verwiesen werden soll. Ferner kann man in den beigefügten Unteransprüchen bevorzugte Merkmale finden.
Gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Testen einer elektronischen Einrichtung geschaffen, die erste und zweite, mit mehreren Busleitungen miteinander verbundene Halbleitereinrichtungen aufweist, in welchem Verfahren zunächst die erste Halbleitereinrichtung eine ausgewählte der Busleitungen mit einem ersten logischen Ausgangssignal versorgt. Die zweite Halbleitereinrichtung erfasst dann ein erstes Busleitungssignal von der ausgewählten Busleitung. Die zweite Halbleitereinrichtung invertiert das erste Busleitungssignal, um ein zweites logisches Ausgangssignal zu erzeugen. Die zweite Halbleitereinrichtung sendet das zweite logische Ausgangssignal an die erste Halbleitereinrichtung. Die erste Halbleitereinrichtung empfängt ein zweites Busleitungssignal von der ausgewählten Busleitung. Die erste Halbleitereinrichtung vergleicht das erste logische Ausgangssignal und das zweite Busleitungssignal, um eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu beurteilen.
Gemäß einem zweiten Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Testen einer elektronischen Einrichtung geschaffen, die erste und zweite, mit mehreren Busleitungen miteinander verbundene Halbleitereinrichtungen aufweist, in welchem Verfahren zunächst die erste Halbleitereinrichtung eine Ausgewählte der Busleitungen mit einem ersten logischen Ausgangssignal versorgt. Die zweite Halbleitereinrichtung erfasst dann ein erstes Busleitungssignal von der ausgewählten Busleitung. Nach Abgeben des ersten logischen Ausgangssignals erzeugt die erste Halbleitereinrichtung ein zweites logisches Ausgangssignal, das ein invertiertes Signal des ersten logischen Ausgangssignals ist, und versorgt die ausgewählte Busleitung mit dem zweiten logischen Ausgangssignal. Die zweite Halbleitereinrichtung gibt das erfasste erste Busleitungssignal ab. Die erste Halbleitereinrichtung empfängt ein zweites Busleitungssignal von der ausgewählten Busleitung. Das zweite Busleitungssignal. Die erste Halbleitereinrichtung vergleicht das erste logische Ausgangssignal und das empfangene zweite Busleitungssignal, um eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu beurteilen.
Gemäß einem dritten Gesichtspunkt der vorliegenden Erfindung wird eine elektronische Einrichtung mit ersten und zweiten Halbleitereinrichtungen geschaffen, die mit mehreren Busleitungen miteinander verbunden sind, welche erste Halbleitereinrichtung eine erste Ausgangsschaltung enthält, die mit jeder Busleitung verbunden ist, um jede Busleitung mit einem ersten logischen Ausgangssignal zu versorgen, und eine Vergleichsschaltung, die mit jeder Busleitung verbunden ist. Die zweite Halbleitereinrichtung enthält eine Eingangsschaltung, die mit jeder Busleitung verbunden ist, um ein erstes Busleitungssignal zu erfassen. Eine zweite Ausgangsschaltung invertiert das erste Busleitungssignal, um ein zweites logisches Ausgangssignal zu erzeugen, und versorgt eine entsprechende Busleitung mit dem zweiten logischen Ausgangssignal. Die Vergleichsschaltung empfängt ein zweites Busleitungssignal und vergleicht das erste logische Ausgangssignal und das zweite Busleitungssignal, um ein Beurtei lungssignal bezüglich einer Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu erzeugen.
Gemäß einem vierten Gesichtspunkt der vorliegenden Erfindung wird eine elektronische Einrichtung geschaffen mit einer ersten und zweiten Halbleitereinrichtung, die mit mehreren Busleitungen miteinander verbunden sind, welche erste Halbleitereinrichtung eine erste Ausgangsschaltung enthält, die mit jeder Busleitung verbunden ist, um jede Busleitung mit einem ersten logischen Ausgangssignal zu versorgen. Eine Inversionsausgangsschaltung versorgt jede Busleitung mit einem zweiten logischen Ausgangssignal, das ein invertiertes Signal des ersten logischen Ausgangssignals ist, nachdem die erste Ausgangsschaltung das erste logische Ausgangssignal liefert. Eine Vergleichsschaltung ist mit jeder Busleitung verbunden. Die zweite Halbleitereinrichtung enthält eine Eingangsschaltung, die mit jeder Busleitung verbunden ist, um ein erstes Busleitungssignal zu erfassen. Eine zweite Ausgangsschaltung versorgt eine entsprechende Busleitung mit dem ersten Busleitungssignal. Die Vergleichsschaltung empfängt ein zweites Busleitungssignal und vergleicht das erste logische Ausgangssignal und das zweite Busleitungssignal, um ein Beurteilungssignal bezüglich einer Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu erzeugen.
Gemäß einem fünften Gesichtspunkt der vorliegenden Erfindung wird eine Halbleitereinrichtung geschaffen, die Eingangsanschlüsse, Ausgangsanschlüsse, eine interne Schaltung, erste Busleitungen, die die Eingangsanschlüsse und die interne Schaltung jeweils verbinden, zweite Busleitungen, die die erste Ausgangsanschlüsse und die interne Schaltung jeweils verbinden, und Testschaltungen enthält, die zwischen die Eingangsanschlüsse und die Ausgangsanschlüsse über Testsignal-Übertragungspfade verbunden sind. Zumindest ein Teil der ersten Busleitungen oder der zweiten Busleitungen wird durch die Testsignal-Übertragungspfade gemeinsam genutzt.
Andere Gesichtspunkte und Vorteile der Erfindung werden aus der folgenden Beschreibung ersichtlich werden, die in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird, die beispielhaft die Grundlagen der Erfindung veranschaulichen.
Nun wird beispielhaft auf die beiliegenden Zeichnungen verwiesen, in denen:
1 (oben beschrieben) ein schematisches Blockdiagramm einer bekannten elektronischen Einrichtung ist;
2 (oben beschrieben) ein schematisches Diagramm einer früher vorgeschlagenen Halbleitereinrichtung ist;
3 ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
4 eine Signalwellenformgraphik ist, die den Betrieb der elektronischen Einrichtung in 3 veranschaulicht;
5 ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;
6 eine Signalwellenformgraphik ist, die die Operation der elektronischen Einrichtung in 5 veranschaulicht;
7 ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung gemäß einer dritten Ausführungsform der Erfindung ist;
8 ein schematisches Diagramm eines SDRAM gemäß einer vierten Ausführungsform ist, der keinen Teil der vorliegenden Erfindung bildet;
9 ein Schaltungsdiagramm jedes Blocks des SDRAM in 8 ist;
10 ein schematisches Diagramm eines SDRAM gemäß einer fünften Ausführungsform der vorliegenden Erfindung ist, keinen Teil der vorliegenden Erfindung bildend;
11 ein Schaltungsdiagramm einer Begrenzer- oder Klemmschaltung eines SDRAM gemäß einer sechsten Ausführungsform ist, keinen Teil der vorliegenden Erfindung bildend;
12 ein Schaltungsdiagramm einer Startschaltung und einer Bestimmungsschaltung ist;
13 eine Wellenformgraphik eines Bestimmungssignals der Bestimmungsschaltung in 12 ist;
14 ein Schaltungsdiagramm einer Klemmschaltung eines SDRAM gemäß einer siebten Ausführungsform ist, keinen Teil der vorliegenden Erfindung bildend;
15 ein Schaltungsdiagramm einer Klemmschaltung eines SDRAM gemäß einer achten Ausführungsform ist, keinen Teil der vorliegenden Erfindung bildend;
16 ein Schaltungsdiagramm einer Klemmschaltung eines SDRAM gemäß einer neunten Ausführungsform ist, keinen Teil der vorliegenden Erfindung bildend;
17 ein Schaltungsdiagramm einer anderen Klemmschaltung ist;
18 eine Wellenformgraphik eines Testsignals und eines Bestimmungssignals ist; und
19 ein Schaltungsdiagramm einer Busansteuerschaltung ist.
In den Zeichnungen werden für gleiche Elemente durchgehend gleiche Ziffern verwendet.
[Erste Ausführungsform]
3 ist ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung 200 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die elektronische Einrichtung 200 enthält mehrere Halbleitereinrichtungen (IC) einschließlich einer CPU 10, die auf einer (nicht dargestellten) Platine montiert ist, und einer Speichereinheit 30. Die CPU 10 ist eine messende oder Mess-IC, und der Speicher 30 ist eine gemessene IC. Eingangs/Ausgangspins Pa1–Pan (Pa1 repräsentativ veranschaulicht) der CPU 10 sind jeweils durch Busleitungen DB1–DBn (DB1 repräsentativ veranschaulicht) mit Eingangs/Ausgangspins Pb1–Pbn (Pb1 repräsentativ veranschaulicht) des Speichers 30 verbunden. Die Busleitungen DB1–DBn sind so ausgelegt, dass sie elektrisch schwebend sind.
Die CPU 10 enthält mehrere Datenausgabeeinheiten 11, die jeweils mit den Eingangs/Ausgangspins Pa1–Pan verbunden sind, und mehrere Datenvergleichsschaltungen 12. 3 veranschaulicht eine Datenausgabeeinheit 11, die mit dem Eingangs/Ausgangspin Pa1 verbunden ist, und eine Datenvergleichsschaltung 12. Die verbleibenden Datenausgangseinheiten und verbleibenden Datenvergleichsschaltungen haben die gleiche Konfiguration wie die Datenausgabeeinheit 11 und Datenvergleichseinheit 12.
Die Datenausgabeeinheit 11 enthält drei Inverter 13–15, einen PMOS-Transistor 16 und einen NMOS-Transistor 17. Der Inverter 13 ist vorzugsweise ein CMOS-Inverter. Der erste Anschluss des Inverters 13 ist über den PMOS- Transistor 16 mit einer Stromversorgung Vcc auf hohem Potenzial verbunden, und dessen zweiter Anschluss ist über den NMOS-Transistor 17 mit einer Stromversorgung (Erdung) GND auf niedrigem Potenzial verbunden. Das Gate des PMOS-Transistors 16 empfängt ein invertiertes Steuersignal ϕOEA vom Inverter 14. Das Gate des NMOS-Transistors 17 empfängt das Steuersignal ϕOEA. Der Eingangsanschluss des Inverters 13 empfängt ein Signal DATA, das vom Inverter 15 invertiert wurde, von einer (nicht veranschaulichten) internen Schaltung der CPU 10. Der Ausgangsanschluß des Inverters 13 ist mit dem Eingangs/Ausgangspin Pa1 verbunden. Der Inverter 13 wird aktiviert, wenn das Steuersignal ϕOEA beim H-Pegel liegt, und liefert das DATA an den Eingangs/Ausgangspin Pa1.
Die Datenvergleichsschaltung 12 enthält zwei NAND-Schaltungen 18, 19, eine NOR-Schaltung 20 und fünf Inverter 21–25. Der erste Eingangsanschluß der NAND-Schaltung 18 wird einem mit durch den Inverter 21 invertierten DATA versorgt, und der zweite Eingangsanschluß wird mit einem durch den Inverter 22 invertierten Signal versorgt. Der Eingangsanschluß des Inverters 22 ist mit dem Eingangs/Ausgangspin Pa1 verbunden.
Der erste Eingangsanschluß der NAND-Schaltung 19 wird mit DATA versorgt, und der zweite Eingangsanschluß wird mit dem Ausgangssignal vom Inverter 22, einem invertierten Signal vom Inverter 24 versorgt. Die NOR-Schaltung 20 empfängt die Ausgabe der NAND-Schaltung 18, die durch den Inverter 23 invertiert wurde, und die Ausgabe der NAND-Schaltung 19, die durch den Inverter 25 invertiert wurde, und erzeugt ein Bestimmungssignal ϕJDG. Die Datenvergleichsschaltung 12 gibt das Bestimmungssignal ϕJDG niedrig ab, wenn die logischen Werte von DATA und die Daten des Eingangs/Ausgangspin Pa1 gleich sind, und hoch, wenn die logischen Werte nicht gleich sind.
Der Speicher 30 enthält mehrere Zwischenspeicher oder Latches 31 und mehrere logische Einheiten 32, welche jeweils mit den Eingangs/Ausgangspins Pb1–Pbn verbunden sind. 3 veranschaulicht einen Latch 31, der mit dem Eingangs/Ausgangspin Pb1 verbunden ist, und eine logische Einheit 32. Die verbleibenden Latches 31 und logischen Einheiten 32 haben die gleiche Konfi guration wie der Latch 31 und die logische Einheit 32, die in 3 dargestellt sind.
Der Latch 31 enthält ein Transfer-Gate 33, eine Latch-Schaltung 34, Inverter 35a, 35b, eine Verzögerungsschaltung 35c, eine Steuerschaltung 35d und eine Rücksetzschaltung 36. Das Transfer-Gate 33 ist vorzugsweise ein CMOS-Transfer-Gate, das zwischen den Eingangs-Ausgangspin Pb1 und die Latch-Schaltung 34 geschaltet ist. Das Gate des PMOS-Transistors des Transfer-Gates 33 empfängt ein verzögertes und invertiertes Steuersignal ϕINB von der Verzögerungsschaltung 35c und dem Inverter 35a. Das Gate des NMOS-Transistors des Transfer-Gate 33 empfängt das verzögerte Steuersignal ϕINB von der Verzögerungsschaltung 35c. Die Verzögerungsschaltung 35c ist vorzugsweise mit einer geraden Anzahl von Invertern ausgeführt.
Die Rücksetzschaltung 36 enthält einen CMOS-Inverter 36a, einen PMOS-Transistor 36b und einen NMOS-Transistor 36c. Der Eingangsanschluß des Inverters 36a ist mit dem Eingangs/Ausgangspin Pb1 verbunden, und der Ausgangsanschluß ist mit der Latch-Schaltung 34 verbunden. Der erste Stromversorgungsanschluß des Inverters 36a ist durch den PMOS-Transistor 36b mit einer Stromversorgung Vcc auf hohem Potenzial verbunden, und der zweite Stromversorgungsanschluß ist durch den NMOS-Transistor 36c mit der Erdung GND verbunden. Das Gate des PMOS-Transistors 36b empfängt ein Steuersignal M von der Steuerschaltung 35d, und das Gate des NMOS-Transistors 36c empfängt das durch den Inverter 35b invertierte Steuersignal M.
Die Steuerschaltung 35d enthält eine NAND-Schaltung 35e und einen Inverter 35f mit einer ungeraden Anzahl Stufen (dreistufig). Die NAND-Schaltung 35e empfängt das Steuersignal ϕINB und das durch den Inverter 35f mit einer ungeraden Anzahl Stufen invertierte Steuersignal ϕINB und gibt das Steuersignal M ab. Die Steuersignal M ist für eine spezifische Periode niedrig, während das Steuersignal ϕINB ansteigt. Die Zeit, während der das Steuersignal M niedrig ist, ist kürzer als die Verzögerungszeit des Steuersignals ϕINB durch die Verzögerungsschaltung 35c. Die Rücksetzschaltung 36 setzt die Latch-Schaltung 34 wie durch das Steuersignal M bestimmt zurück.
Die Latch-Schaltung 34 enthält zwei Inverter 34a, 34b. Der Eingangsanschluß des Inverters 34a ist mit dem Transfer-Gate 33 verbunden, und dessen Ausgangsanschluß ist mit dem Eingangsanschluß des Inverters 34b verbunden. Der Ausgangsanschluß des Inverters 34b ist mit dem Eingangsanschluß des Inverters 34a verbunden. Ein Knoten N zwischen dem Transfer-Gate 33 und dem Eingangsanschluß des Inverters 34a ist der Ausgangsknoten der Latch-Schaltung 34, welcher mit der logischen Einheit 32 verbunden ist. Falls das Transfer-Gate 33 durch das hohe Steuersignal ϕINB leitend gemacht ist, wird die Latch-Schaltung 34 das an den Eingangs/Ausgangspin Pb1 gelieferte DATA zwischenspeichern.
Die logische Einheit 32 enthält ein Transfer-Gate 37, drei Inverter 38–40, einen PMOS-Transistor 41, einen NMOS-Transistor 42. Das Transfer-Gate 37 ist vorzugsweise ein Transfer-Gate vom CMOS-Typ. Das Transfer-Gate 37 ist zwischen den Knoten N des Latch 31 und den Eingangsanschluß des Inverters 39 geschaltet. Das Gate des PMOS-Transistors des Transfer-Gate 37 wird mit einen Steuersignal ϕOEB versorgt, das durch den Inverter 38 invertiert wurde, und das Gate eines NMOS-Transistors wird mit dem Steuersignal ϕOEB versorgt.
Der Inverter 39 ist vorzugsweise ein Inverter vom CMOS-Typ. Der erste Stromversorgungsanschluß des Inverters 39 ist durch den PMOS-Transistor 41 mit der Stromversorgung Vcc auf hohem Potenzial verbunden, und der zweite Stromversorgunganschluß ist durch den NMOS-Transistor 42 mit der Erdung GND verbunden. Das Gate des PMOS-Transistors 41 wird mit dem durch den Inverter 40 invertierten Steuersignal ϕOEB versorgt, und das Gate des NMOS-Transistors 42 wird mit dem Steuersignal ϕOEB versorgt. Der Ausgangsanschluß des Inverters 39 ist mit dem Eingangs/Ausgangspin Pb1 verbunden. Falls das Transfer-Gate 37 durch das hohe Steuersignal ϕOEB leitend gemacht und der Inverter 39 aktiviert ist, wird das invertierte DATA an den Eingangs/Ausgangspin Pb1 geliefert.
Die CPU 10 und der Speicher 30 treten als Antwort auf ein Testmodussignal in den Testmodus ein und erzeugen die DATA und die Steuersignale ϕOEA, ϕINB, ϕOEB, wie in 4 gezeigt ist. Der Testprozeß wird nun beschrieben, indem er in Schritte unterteilt wird. Der erste Schritt beginnt mit dem Anstieg des Steuersignals ϕOEA, der zweite Schritt beginnt mit dem Anstieg des Steuersignals ϕINB, und der dritte Schritt beginnt mit dem Anstieg des Steuersignals ϕOEB.
Zunächst wählt die CPU 10 als Antwort auf das Testmodussignal gemäß der physikalischen Adresse des Pin einen spezifischen Eingangs/Ausgangspin Pa1–Pan sequenziell aus. Das heißt, die (nicht veranschaulichte) interne Schaltung des CPU 10 versorgt, nachdem seit der Einspeisung des Testmodussignals eine spezifische Zeit verstrichen ist, jede der Datenausgabeeinheiten 11 mit den DATA mit dem logischen Wert "1" und setzt den logischen Wert jedes der Eingangs/Ausgangspins Pa1–Pan sequentiell auf "1". Mit anderen Worten versorgt die interne Schaltung der CPU 10 sequentiell die Eingangs/Ausgangspins Pa1–Pan mit den logischen Werten "1000 ... 0", "0100 ... 0", "0010 ... 0", ..., "0000 ... 1". Im Folgenden wird mit dem Hauptaugenmerk auf den Eingangs/Ausgangspin Pa1 der Testprozess diskutiert.
(1) Wenn die CPU 10 und der Speicher 30 richtig verbunden sind:
Fall (1-1): Die CPU 10 gibt DATA mit dem logischen Wert "1" aus.
Im ersten Schritt werden, während das Steuersignal ϕOEA ansteigt, der PMOS-Transistor 16 und der NMOS-Transistor 17 EIN geschaltet, und der Inverter 13 wird aktiviert. Der Inverter 13 versorgt den Eingangs/Ausgangspin Pa1 mit dem DATA mit dem logischen Wert "1". Das DATA mit dem logischen Wert "1" wird über die Busleitung DB1 und den Eingangs/Ausgangspin Pb1 des Speichers 30 an den Latch 31 geliefert.
Im zweiten Schritt wird, während das Steuersignal ϕINB ansteigt, während einer spezifischen Zeit das Steuersignal M beim L-Pegel gehalten, und die Rücksetzschaltung 36 wird aktiviert. Die Rücksetzschaltung 36 empfängt das DATA mit dem logischen Wert "1" und setzt das Potenzial am Knoten N auf den L-Pegel zurück. Nachdem eine Verzögerungszeit der Verzögerungsschaltung 35c verstrichen ist, wird, während das Transfer-Gate 33 mit dem Steuersignal ϕINB beim H-Pegel versorgt wird, das Transfer-Gate 33 leitend gemacht, und der Anstieg des Steuersignals M deaktiviert den Inverter 36a. Das DATA wird dann über das Transfer-Gate 33 an die Latch-Schaltung 34 geliefert. Die Latch-Schaltung 34 speichert das DATA mit dem logischen Wert "1" zwischen, wo durch der Knoten N bei einem Potenzial entsprechend dem logischen Wert "1" gehalten wird. Danach fällt das Steuersignal ϕOEA, und der Inverter 13 wird deaktiviert.
Im dritten Schritt wird, während das Steuersignal ϕOEB ansteigt, das Transfer-Gate 37 leitend gemacht, wird der Inverter 39 aktiviert und mit dem durch die Latch-Schaltung 34 zwischengespeicherten DATA versorgt. Der Inverter 39 invertiert das DATA mit dem logischen Wert "1" und versorgt den Eingangs/Ausgangspin Pb1 mit dem DATA mit dem logischen Wert "0".
Das DATA mit dem logischen Wert "0" wird über die Busleitung DB1 an den Eingangs/Ausgangspin Pa1 der CPU 10 geliefert. Die Datenvergleichseinheit 12 vergleicht das DATA mit dem logischen Wert "0" mit dem DATA mit dem logischen Wert "1", das von der CPU 10 geliefert wird, und gibt das Bestimmungssignal ϕJDG mit einem H-Pegel ab.
Fall (1-2): Die CPU 10 gibt DATA mit dem logischen Wert "0" aus.
Im ersten Schritt wird der Inverter 13 durch das hohe Steuersignal ϕOEA aktiviert, und das DATA mit dem logischen Wert "0" wird an den Eingangs/Ausgangspin Pa1 geliefert.
Im zweiten Schritt wird zunächst die Rücksetzschaltung 36 durch das Steuersignal ϕINB bei dem H-Pegel aktiviert, und auf der Grundlage des DATA mit dem logischen Wert "0" wird das Potenzial am Knoten N auf den L-Pegel zurückgesetzt. Danach wird das Transfer-Gate 33 leitend gemacht, und die Latch-Schaltung 34 speichert das DATA mit dem logischen Wert "0" von dem Eingangs/Ausgangspin Pb1 und dem Transfer-Gate 33 zwischen.
Im dritten Schritt wird das Transfer-Gate 37 durch das Steuersignal ϕOEB, das beim H-Pegel liegt, leitend gemacht, und der Inverter 39 wird aktiviert. Der Inverter 39 versorgt den Eingangs/Ausgangspin Pb1 mit dem DATA mit dem logischen Wert "1". Die Datenvergleichseinheit 12 vergleicht das DATA mit dem logischen Wert "1" mit dem DATA mit dem logischen Wert "0", die von der CPU 10 geliefert werden, und gibt das Bestimmungssignal ϕJDG mit dem H-Pegel ab.
In den Fällen (1-1) und (1-2) wird ungeachtet des logischen Wertes der DATA, die von der CPU 10 abgegeben werden, falls das Bestimmungssignal ϕJDG mit dem H-Pegel beim dritten Schritt abgegeben wird, die CPU 10 bestimmen, dass die Eingangs/Ausgangspins Pa1, Pb1 und die Busleitung DB1 richtig verbunden sind.
Im dritten Schritt sendet der Speicher 30 das DATA mit dem umgekehrten logischen Wert des DATA, das im ersten Schritt an die Busleitung DB1 gesendet wurde, zu der CPU 10 zurück. Daher wird der Verbindungstest durch die Restladungen auf den Busleitungen DB1–DBn nicht beeinflußt.
Fall (2-1): Kurzschlußstörung aufgrund einer Nähe der Busleitungen DB1–DBn oder der Eingangs/Ausgangspins Pa1–Pan, Pb1–Pbn.
Man nehme an, daß eine Kurzschlußstörung vorliegt, die zwischen den Eingangs/Ausgangspins Pa1, Pb1 und der Busleitung DB1 erzeugt wurde, wobei der logische Wert "1" ausgegeben wird, und den Eingangs/Ausgangspins Pa2, Pb2 und die Busleitung, wobei der logische Wert "0" ausgegeben wird. In diesem Fall ist die Potenzialvariation beim Eingangs/Ausgangspin Pa1 identisch mit der Potenzialvariation am Eingangs/Ausgangspin Pa2. Demgemäß ändert sich der logische Wert der Daten am Eingangs/Ausgangspin Pa2 entgegengesetzt zu demjenigen im normalen Fall. In dem dritten Schritt stimmt daher der logische Wert der DATA mit dem logischen Wert der Daten am Eingangs/Ausgangspin Pa2 überein, und die Vergleichseinheit 12 entsprechend dem Eingangs/Ausgangspin Pa2 gibt das Bestimmungssignal ϕJDG mit dem L-Pegel ab.
Wenn die logischen Werte der Eingangs/Ausgangspins Pa1, Pb1 und der Busleitung DB1 "0" sind und die logischen Werte der Eingangs/Ausgangspins Pa2, Pb2 und der Busleitung DB2 "1" sind, ändert sich der logische Wert der Daten am Eingangs/Ausgangspin Pa1 entgegengesetzt zu demjenigen im normalen Fall. Daher stimmt im dritten Schritt der logische Wert der DATA mit dem logischen Wert der Daten am Eingangs/Ausgangspin Pa1 überein, und die Vergleichseinheit, die dem Eingangs/Ausgangspin Pa1 entspricht, gibt das niedrige Bestimmungssignal ϕJDG ab.
Die CPU 10 bestimmt auf der Basis des Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 den Eingangs/Ausgangspins Pa1, Pa2 entsprechend der Vergleichseinheit 12 nicht korrekt ist.
Fall (2-2): Die Busleitungen DB1–DBn oder die Eingangs/Ausgangspins Pa1–Pan, Pb1–Pbn werden mit der Verdrahtung zur Erdung GND oder einem Eingangs/Ausgangspin kurzgeschlossen.
Man nehme an, daß die Eingangs/Ausgangspins Pa1, Pb1 und die Busleitung DB1 mit der Verdrahtung zur Erdung GND oder einem Eingangs/Ausgangspin kurzgeschlossen sind. Falls in diesem Fall die Ansteuerfähigkeit des Inverters 13 (Ausgangstreiber) nicht genügt, um die Leckage der Ladungen aus der Busleitung DB1 zu überwinden, wird der Eingangs/Ausgangspin Pa1 immer den logischen Wert "0" präsentieren. Demgemäß sind, wenn die interne Schaltung das DATA mit dem logischen Wert "0" ausgibt, die logischen Werte des DATA und des Eingangs/Ausgangspin Pa1 im dritten Schritt beide "0". Daher gibt die Vergleichseinheit 12 entsprechend dem Eingangs/Ausgangspin Pa1 das Bestimmungssignal ϕJDG niedrig ab. Die CPU 10 bestimmt unter Verwendung des Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 am Eingangs/Ausgangspin Pa1 entsprechend der Vergleichseinheit 12 nicht korrekt ist.
Falls die Ansteuerfähigkeit des Inverters 13 ausreicht, um die Leckage der Ladungen aus der Busleitung DB1 zu überwinden, ändert sich der logische Wert des Eingangs/Ausgangspin Pa1 in der gleichen Weise wie derjenige im normalen Fall. Falls jedoch die Ansteuerfähigkeit des Inverters 39 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, werden die DATA mit dem logischen Wert "1" nicht zu der CPU 10 zurückgesendet, und der logische Wert des Eingangs/Ausgangspin Pa1 wird "0". Wenn die interne Schaltung die DATA mit dem logischen Wert "0" ausgibt, werden demgemäß die logischen Werte der DATA und des Eingangs/Ausgangspin Pa1 im dritten Schritt bei "0" übereinstimmen, und die Datenvergleichseinheit 12 entsprechend dem Eingangs/Ausgangspin Pa1 gibt das Bestimmungssignal ϕJDG niedrig ab. Demgemäß bestimmt die CPU 10, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 am Eingangs/Ausgangspin Pa1 gestört ist.
Fall (2-3): Die Busleitungen DB1–DBn oder die Eingangs/Ausgangspins Pa1–Pan, Pb1–Pbn sind mit der Verdrahtung für die Stromversorgung Vcc bei hohem Potenzial oder einem Eingangs/Ausgangspin kurzgeschlossen.
Man nehme an, daß die Eingangs/Ausgangspins Pa1, Pb1 und die Busleitung DB1 mit der Verdrahtung für die Stromversorgung Vcc auf hohem Potenzial oder einem Eingangs/Ausgangspin kurzgeschlossen sind. Falls die Ansteuerfähigkeit des Inverters 13 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, wird in diesem Fall der Eingangs/Ausgangspin Pa1 immer den logischen Wert "1" präsentieren. Wenn die interne Schaltung die DATA mit dem logischen Wert "1" ausgibt, stimmen demgemäß die logischen Werte der DATA und des Eingangs/Ausgangspin Pa1 beim dritten Schritt bei "1" überein. Demgemäß gibt die Vergleichseinheit 12 das niedrige Bestimmungssignal ϕJDG ab, und die CPU 10 bestimmt auf der Basis des Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 beim Eingangs/Ausgangspin Pa1 gestört ist.
Falls die Ansteuerfähigkeit des Inverters 13 ausreicht, um die Leckage der Ladungen von der Busleitung DB1 zu überwinden, wird sich der logische Wert des Eingangs/Ausgangspin Pa1 in der gleichen Weise wie derjenige im normalen Fall ändern. Falls jedoch die Ansteuerfähigkeit des Inverters 39 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, werden die DATA mit dem logischen Wert "0" nicht zu der CPU 10 zurückgesendet, und der logische Wert des Eingangs/Ausgangspin Pa1 wird "1". Wenn die interne Schaltung die DATA mit dem logischen Wert "1" abgibt, werden demgemäß der logische Wert der DATA und der logische Wert des Eingangs/Ausgangspin Pa1 beim dritten Schritt bei "1" übereinstimmen, und die Datenvergleichseinheit 12 gibt das Bestimmungssignal ϕJDG niedrig ab. Demgemäß bestimmt die CPU 10, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 beim Eingangs/Ausgangspin Pa1 gestört ist.
In den Fällen (2-1)–(2-3) bestimmt, wenn die DATA mit dem logischen Wert "1" oder "0" von der internen Schaltung ausgegeben werden, falls das niedrige Bestimmungssignal ϕJDG abgegeben wird, die CPU 10, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 gestört ist.
(2) Wenn die Verbindung zwischen der CPU 10 und dem Speicher 30 in Form eines offenen Stromkreises gestört ist:
Man nehme an, dass eine Störung in Form eines offenen Stromkreises zwischen der CPU 10 und dem Speicher 30 am Eingangs/Ausgangspin Pa1 vorliegt.
Falls die interne Schaltung die DATA mit dem logischen Wert "1" ausgibt, wird der Inverter 13 beim ersten Schritt aktiviert, und der logische Wert des Eingangs/Ausgangspins Pa1 der CPU 10 wird "1". Beim dritten Schritt wird jedoch, da die DATA vom Speicher 30 nicht an den Eingangs/Ausgangspin Pa1 der CPU 10 zurückgesendet werden, der logische Wert des Eingangs/Ausgangspin Pa1 bei "1" gehalten. Der logische Wert der DATA von der internen Schaltung und der logische Wert des Eingangs/Ausgangspin Pa1 stimmen bei "1" überein, und demgemäß gibt die Datenvergleichsschaltung 12 das niedrige Bestimmungssignal ϕJDG ab.
Wenn die interne Schaltung die DATA mit dem logischen Wert "0" ausgibt, wird der logische Wert des Eingangs/Ausgangspin Pa1 bei "0" gehalten. Demgemäß gibt die Datenvergleichseinheit 12 das niedrige Bestimmungssignal ϕJDG ab, und die CPU 10 bestimmt, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 am Eingangs/Ausgangspin Pa1 gestört ist.
Wie oben erwähnt wurde, bestimmt ungeachtet des logischen Werts der von der internen Schaltung ausgegebenen DATA, falls das hohe Bestimmungssignal ϕJDG abgegeben wird, die CPU 10, daß die Verbindung zwischen der CPU 10 und dem Speicher 30 in Ordnung ist. Mit anderen Worten bestimmt die CPU 10, falls das niedrige Bestimmungssignal ϕJDG abgegeben wird, daß es zwischen der CPU 10 und dem Speicher 30 eine Störung in Form eines offenen Kreises oder Kurzschlusses gibt.
Die elektronische Einrichtung 200 gemäß der ersten Ausführungsform weist folgende mehrere Vorteile auf.

(1) Zunächst werden bei dem ersten Schritt die DATA mit dem logischen Wert "1" vom Eingangs/Ausgangspin Pa1–Pan ausgegeben, der gemäß der physikalischen Adresse des Pin ausgewählt wird, und die DATA mit dem logischen Wert "0" werden von den Eingangs/Ausgangspins Pa1–Pan ausgegeben, die nicht ausgewählt sind. Beim zweiten Schritt werden die an die Eingangs/Ausgangspins Pb1–Pbn gelieferten DATA zwischengespeichert. Beim dritten Schritt vergleicht die Datenvergleichseinheit 12 den logischen Wert der von der internen Schaltung gelieferten DATA mit dem logischen Wert des Eingangs/Ausgangspin Pa1–Pan, die von dem Speicher 30 zurückgesendet wurden, und gibt das Bestimmungssignal ϕJDG ab. Auf der Basis des Bestimmungssignals ϕJDG kann eine zuverlässige Bestimmung bezüglich einer Störung in Form eines offenen Kreises oder Kurzschlusses in den Busleitungen DB1–DBn getroffen werden.
(2) Die Daten mit dem entgegengesetzten logischen Wert des logischen Wertes der DATA, der von der CPU 10 an den Speicher 30 geliefert wird, werden vom Speicher 30 an die CPU 10 zurückgesendet. Daher haben die Restladungen auf den Busleitungen DB1–DBn keinen nachteiligen Einfluss auf den Test.
(3) Der Verbindungstest zwischen der CPU 10 und dem Speicher 30 wird ausgeführt, indem die DATA unter Berücksichtigung der Ansteuerfähigkeit der Ausgangstreiber (Inverter 13, 39) der CPU 10 und des Speichers 30 gesendet und empfangen werden. Folglich kann die fehlerhafte Detektion aufgrund der Differenz in der Ansteuerfähigkeit der Ausgangstreiber der CPU 10 und des Speichers 30 vermieden werden.
(4) Obgleich DATA zwischen der CPU 10 und dem Speicher 30 gesendet und empfangen werden, führt die Datenvergleichseinheit 12 der CPU 10 eine Bestimmung der Verbindung aus. Daher werden Tests bezüglich eines offenen Stromkreises oder Kurzschlusses zwischen der CPU 10 und dem Speicher 30 zuverlässig durchgeführt, während eine Zunahme der Schaltungsgröße des Speichers 30 vermieden wird.
(5) Der Zwischenspeicher oder Latch 31 enthält die Rücksetzschaltung 36, die die Latch-Schaltung 34 auf der Basis der an die Eingangs/Ausgangspins Pb1–Pbn gelieferten DATA zurücksetzt. Daher bleiben die durch die Latch-Schaltung 34 vorher zwischengespeicherten DATA nicht in der Latch-Schaltung 34 zurück.

[Zweite Ausführungsform]
5 ist ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung 300 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Eine CPU 10a enthält mehrere Datenausgabeeinheiten 11a, mehrere Datenvergleichseinheiten 12a und mehrere Dateninversionseinheiten 26. Die mehreren Datenausgabeeinheiten 11a und die mehreren Datenvergleichseinheiten 12a sind jeweils mit den Eingangs/Ausgangspins Pa1–Pan verbunden. Da jede der Datenausgabeeinheiten 11a, jede der Datenvergleichseinheiten 12a und jede der Dateninversionseinheiten 26 jeweils die gleiche Schaltungskonfiguration aufweisen, werden nur die Datenausgabeeinheit 11a, die Datenvergleichseinheit 12a und die Dateninversionseinheit 26 in Bezug auf den Eingangs/Ausgangspin Pa1 diskutiert.
Die Datenausgabeeinheit 11a enthält drei Inverter 13–15, MOS-Transistoren 16, 17 und eine NOR-Schaltung 27. Die NOR-Schaltung 27 empfängt ein Steuersignal ϕOEA und ein Steuersignal ϕREV und gibt ein logisches NOR-Signal an das Gate des PMOS-Transistors 16 ab. Das logische NOR-Signal wird durch den Inverter 14 invertiert und an das Gate des NMOS-Transistors 17 geliefert. Wenn entweder das Steuersignal ϕOEA oder das Steuersignal ϕREV ansteigt, wird der Inverter 13 aktiviert, und das DATA wird an den Eingangs/Ausgangspin Pa1 geliefert.
Die Datenvergleichseinheit 12a enthält zwei NAND-Schaltungen 18, 19, eine NOR-Schaltung 20 und vier Inverter 21, 23–25, während sie den Inverter 22 nicht enthält. Die Datenvergleichseinheit 12a gibt das hohe Bestimmungssignal ϕJDG ab, wenn der logische Wert des DATA und der logische Wert des Eingangs/Ausgangspin Pa1 die gleichen sind, und gibt das niedrige Bestimmungssignal ϕJDG ab, wenn sie nicht die gleichen sind.
Die Dateninversionseinheit 26 enthält ein Transfer-Gate 28 vom CMOS-Typ und einen Inverter 29. Das Transfer-Gate 28 ist parallel mit dem Inverter 15 verbunden. Das Gate des PMOS-Transistors des Transfer-Gate 28 wird mit dem durch den Inverter 29 invertierten Steuersignal ϕREV versorgt, und das Gate des NMOS-Transistors des Transfer-Gate 28 wird mit dem Steuersignal ϕREV beliefert. Wenn das Steuersignal ϕREV niedrig ist, wird das Transfer-Gate 28 nicht leitend gemacht, und das DATA wird durch den Inverter 15 invertiert und dann an den Inverter 13 geliefert. Wenn das Steuersignal ϕREV hoch geht, wird das Transfer-Gate 28 leitend gemacht, und das DATA wird über das Transfer-Gate 28 an den Inverter 13 geliefert.
Der Speicher 30a enthält mehrere Latches 31 und mehrere logische Einheiten 32, welche jeweils mit den Eingangs/Ausgangspins Pb1–Pbn verbunden sind. In der zweiten Ausführungsform ist der Ausgabeknoten der Latch-Schaltung 34 der Ausgangsanschluß des Inverters 34a, mit dem das Transfer-Gate 37 verbunden ist. Wenn das hohe Steuersignal ϕINB das Transfer-Gate 33 leitend macht, speichert die Latch-Schaltung 34 das DATA zwischen, die an den Eingangs/Ausgangspin Pb1 geliefert wird. Wenn das hohe Steuersignal ϕOEB das Transfer-Gate 37 leitend macht und der Inverter 39 aktiviert wird, werden die DATA mit dem gleichen logischen Wert wie demjenigen des DATA, das vom Inverter 39 an den Eingangs/Ausgangspin Pb1 geliefert wurde, an den Eingangs/Ausgangspin Pb1 geliefert.
Die CPU 10a und der Speicher 30a treten als Antwort auf das Testmodussignal in den Testmodus ein und erzeugen das DATA und die Steuersignale ϕOEA, ϕINB, ϕREV, ϕOEB, wie in 6 gezeigt ist. Nun wird der Testprozeß in Schritten beschrieben, wobei der erste Schritt mit dem Anstieg des Steuersignals ϕOEA beginnt, der zweite Schritt mit dem Anstieg des Steuersignals ϕINB beginnt, der dritte Schritt mit dem Anstieg des Steuersignals ϕREV beginnt und der vierte Schritt mit dem Anstieg des Steuersignals ϕOEB beginnt.
Zunächst versorgt in der gleichen Weise wie die erste Ausführungsform die (nicht veranschaulichte) interne Schaltung der CPU 10a sequentiell die Datenausgabeeinheiten 11a entsprechend den Eingangs/Ausgangspins Pa1–Pan mit dem DATA mit dem logischen Wert "1".
(1) Wenn die CPU 10a und der Speicher 30a richtig verbunden sind:
Fall (1-1) DATA mit dem logischen Wert "1" wird von der internen Schaltung der CPU 10a ausgegeben.
Im ersten Schritt werden, während das Steuersignal ϕOEA ansteigt, der PMOS-Transistor 16 und der NMOS-Transistor 17 EIN geschaltet, und der Inverter 13 wird aktiviert. In diesem Moment wird, da das Steuersignal ϕREV niedrig ist, das Transfer-Gate 18 nicht leitend gemacht. Demgemäß versorgt der Inver ter 13 den Eingangs/Ausgangspin Pa1 mit den DATA mit dem logischen Wert "1". Auf der Basis des logischen Werts "1" des DATA und des logischen Werts "1" des Eingangs/Ausgangspin Pa1 gibt die Datenvergleichseinheit 12a das hohe Bestimmungssignal ϕJDG ab. Das DATA mit dem logischen Wert "1" wird über die Busleitung DB1 und den Eingangs/Ausgangspin Pb1 des Speichers 30a an den Latch 31 geliefert.
Im zweiten Schritt wird, während das Steuersignal ϕINB ansteigt, das Steuersignal M beim L-Pegel gehalten, und der Inverter 36a wird aktiviert. Auf der Basis des DATA mit dem logischen Wert "1" setzt der Inverter 36a das Potenzial am Knoten N niedrig. Wenn das Transfer-Gate 33 mit einem verzögerten Steuersignal ϕINB von der Verzögerungsschaltung 35c versorgt wird, wird danach das Transfer-Gate 33 leitend gemacht, und der Anstieg des Steuersignals M deaktiviert den Inverter 36a. Das über das Transfer-Gate 33 gelieferte DATA wird dann durch die Latch-Schaltung 34 zwischengespeichert. Danach fällt das Steuersignal ϕOEA, und der Inverter 13 wird deaktiviert.
Wenn das Steuersignal ϕREV ansteigt, wird im dritten Schritt das Transfer-Gate 28 leitend gemacht, und der Inverter 13 wird aktiviert. Der Inverter 13 empfängt das DATA mit dem logischen Wert "1" über das Transfer-Gate 28 und versorgt den Eingangs/Ausgangspin Pa1 mit dem DATA mit dem logischen Wert "0". Dementsprechend geht die Busleitung DB1 auf niedrig. Die Datenvergleichseinheit 12a gibt das niedrige Bestimmungssignal ϕJDG auf der Basis des logischen Werts "1" der DATA und des logischen Werts "0" des Eingangs/Ausgangspin Pa1 ab. Danach wird, wenn das Steuersignal ϕREV fällt, das Transfer-Gate 28 nicht leitend gemacht, und der Inverter 13 wird deaktiviert.
Im vierten Schritt wird, wenn das Steuersignal ϕOEB ansteigt, das Transfer-Gate 37 leitend gemacht, und der Inverter 39 wird aktiviert. Der Inverter 39 wird mit den DATA versorgt, die durch die Latch-Schaltung 34 zwischenspeichert wurden. Der Inverter 39 versorgt den Eingangs/Ausgangspin Pb1 mit den DATA mit dem gleichen logischen Wert "1" wie die gelieferten DATA.
Die DATA mit dem logischen Wert "1" werden über die Busleitung DB1 an den Eingangs/Ausgangspin Pa1 geliefert. Die Datenvergleichseinheit 12a vergleicht die DATA mit dem logischen Wert "1", die zurückgesendet wurden, mit dem DATA mit dem logischen Wert "1", die von der internen Schaltung geliefert wurden, und gibt das hohe Bestimmungssignal ϕJDG ab.
Fall (1-2): DATA mit dem logischen Wert "0" wird von der internen Schaltung der CPU 10a ausgegeben.
In der gleichen Weise wie im Fall (1-1) aktiviert im ersten Schritt das hohe Steuersignal ϕOEA den Inverter 13, und das DATA mit dem logischen Wert "0" wird an den Eingangs/Ausgangspin Pa1 geliefert.
In dem zweiten Schritt aktiviert das hohe Steuersignal ϕINB die Rücksetzschaltung 36, und das Potenzial des Knotens N wird nun auf niedrig gesetzt. Danach wird das Transfer-Gate 33 leitend gemacht, und die Latch-Schaltung 34 speichert die DATA zwischen, die durch den Eingangs/Ausgangspin Pb1 und das Transfer-Gate 33 geliefert wurden.
Im dritten Schritt empfängt der Inverter 13 die DATA mit dem logischen Wert "0" durch das Transfer-Gate 28, das durch das Steuersignal ϕREV leitend gemacht wurde, und versorgt den Eingangs/Ausgangspin Pa1 mit den DATA mit dem logischen Wert "1".
Im vierten Schritt wird das Transfer-Gate 37 durch das hohe Steuersignal ϕOEB leitend gemacht, und der Inverter 39 wird aktiviert. Der Inverter 39 versorgt dann den Eingangs/Ausgangspin Pb1 mit dem DATA mit dem logischen Wert "0". Die Datenvergleichseinheit 12a vergleicht die DATA mit dem logischen Wert "0", das dorthin zurückgesendet wurde, mit dem DATA mit dem logischen Wert "0", das von der internen Schaltung der CPU 10a geliefert wurde, und gibt das hohe Bestimmungssignal ϕJDG ab.
Auf der Basis des hohen Bestimmungssignals ϕJDG im vierten Schritt bestimmt die CPU 10a, daß die Eingangs/Ausgangspins Pa1, Pb1 und die Busleitung DB1 richtig verbunden sind.
Wenn der Speicher 30a die DATA im vierten Schritt an die CPU 10 zurücksendet, werden die DATA mit dem entgegengesetzten logischen Wert der DATA im dritten Schritt an die Busleitungen DB1–DBn geliefert. Daher beeinflussen etwaige Restladungen auf den Busleitungen DB1–DBn den Verbindungstest nicht nachteilig.
Fall (2-1): Kurzschlußstörung aufgrund einer Nähe der Busleitungen DB1–DBn oder der Eingangs/Ausgangspins Pa–Pan, Pb1–Pbn.
Man nehme an, daß es zwischen den Eingangs/Ausgangspins Pa1, Pb1 und der Busleitung DB1 mit den ausgegebenen logischen Wert "1" und den Eingangs/Ausgangspins Pa2, Pb2 und der Busleitung DB2 mit dem ausgegebenen logischen Wert "0" eine Kurzschlußstörung gibt. In diesem Fall ändert sich das Potenzial am Eingangs/Ausgangspin Pa1 in der gleichen Weise wie das Potenzial am Eingangs/Ausgangspin Pa2. Demgemäß ändert sich der logische Wert der Daten am Eingangs/Ausgangspin Pa2 entgegengesetzt zu demjenigen im normalen Fall. Daher ist im vierten Schritt der logische Wert der DATA nicht der gleiche wie die Daten beim Eingangs/Ausgangspin Pa2, und die Vergleichseinheit 12a entsprechend dem Eingangs/Ausgangspin Pa2 gibt das niedrige Bestimmungssignal ϕJDG ab.
Wenn die logischen Werte der Eingangs/Ausgangspins Pa1, Pb1 und der Busleitung DB1 "0" sind und die logischen Werte der Eingangs/Ausgangspins Pa2, Pb2 und der Busleitung DB2 "1" sind, ändert sich ähnlich der logische Wert der Daten am Eingangs/Ausgangspin Pa1 entgegengesetzt zu demjenigen im normalen Fall. Daher ist beim vierten Schritt der logische Wert der DATA nicht länger gleich dem logischen Wert des Eingangs/Ausgangspin Pa1, und die Vergleichseinheit 12a, die dem Eingangs/Ausgangspin Pa1 entspricht, gibt das niedrige Bestimmungssignal ϕJDG ab. Auf der Basis des niedrigen Bestimmungssignals ϕJDG bestimmt die CPU 10a, daß die Verbindung zwischen der CPU 10a und dem Speicher 30 an den Eingangs/Ausgangspins Pa1, Pa2 gestört wurde.
Fall (2-2): Die Busleitungen DB1–DBn oder die Eingangs/Ausgangspins Pa1–Pan, Pb1–Pbn sind mit der Verdrahtung zur Erdung GND oder einem Eingangs/Ausgangspin kurzgeschlossen.
In diesem Fall wird, falls die Ansteuerfähigkeit des Inverters 13 nicht ausreicht, um die Leckage der Ladungen von der Busleitung DB1 zu überwinden, der Eingangs/Ausgangspin Pa1 immer den logischen Wert "0" präsentieren. Wenn die interne Schaltung die DATA mit dem logischen Wert "1" ausgibt, werden dementsprechend der logische Wert "1" der Data und der logische Wert "0" des Eingangs/Ausgangspin Pa1 bei dem vierten Schritt nicht gleich sein. Daher gibt die Vergleichseinheit 12a entsprechend dem Eingangs/Ausgangspin Pa1 das niedrige Bestimmungssignal ϕJDG ab. Die CPU 10a bestimmt auf der Basis des niedrigen Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10a und dem Speicher 30 beim Eingangs/Ausgangspin Pa1 gestört ist.
Falls die Ansteuerfähigkeit des Inverters 13 ausreicht, um die Leckage der Ladungen von der Busleitung DB1 zu überwinden, ändert sich der logische Wert des Eingangs/Ausgangspin Pa1 auf die gleiche Weise wie derjenige im normalen Fall. Falls jedoch die Ansteuerfähigkeit des Inverters 39 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, werden die DATA mit dem logischen Wert "1" nicht an die CPU 10a zurückgesendet. Dementsprechend wird der logische Wert des Eingangs/Ausgangspin Pa1 bei dem vierten Schritt bei "0" gehalten. Das heißt, der logische Wert "1" der DATA und der logische Wert "0" des Eingangs/Ausgangspin Pa1 sind bei dem vierten Schritt nicht gleich, und die Datenvergleichseinheit 12a entsprechend dem Eingangs/Ausgangspin Pa1 gibt das niedrige Bestimmungssignal ϕJDG ab. Auf der Basis des niedrigen Bestimmungssignals ϕJDG bestimmt die CPU 10a, daß die Verbindung zwischen der CPU 10a und dem Speicher 30a bei dem Eingangs/Ausgangspin Pa1 gestört ist.
Fall (2-3): Die Busleitungen DB1–DBn oder die Eingangs/Ausgangspins Pa1–Pan, Pb1–Pbn sind mit der Verdrahtung der Stromversorgung Vcc auf hohem Potenzial oder einem Eingangs/Ausgangspin kurzgeschlossen.
Falls die Ansteuerfähigkeit des Inverters 13 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, werden in diesem Fall die Eingangs/Ausgangspins Pa1–Pan immer den logischen Wert "1" haben. Dementsprechend ist der logische Wert "0" des von der internen Schaltung abgegebenen DATA nicht gleich dem Wert "1" des Eingangs/Ausgangspin Pa1, und die Vergleichseinheit 12a gibt bei dem vierten Schritt das niedrige Bestimmungssignal ϕJDG ab. Die CPU 10a bestimmt auf der Basis des niedrigen Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10a und dem Speicher 30 am Eingangs/Ausgangspin Pa1 gestört ist.
Falls die Ansteuerfähigkeit des Inverters 13 ausreicht, um die Leckage der Ladungen von der Busleitung DB1 zu überwinden, wird sich der logische Wert des Eingangs/Ausgangspin Pa1 auf die gleiche Weise wie diejenige im normalen Fall ändern. Falls jedoch die Ansteuerfähigkeit des Inverters 39 nicht ausreicht, um die Leckage von der Busleitung DB1 zu überwinden, werden jedoch die Daten mit dem logischen Wert "0" nicht an die CPU 10a zurückgesendet. Dementsprechend wird der logische Wert des Eingangs/Ausgangspin Pa1 beim vierten Schritt bei "1" gehalten. Daher sind der logische Wert "0" des von der internen Schaltung abgegebenen DATA und der logische Wert "1" des Eingangs/Ausgangspin Pa1 nicht gleich, und die Datenvergleichseinheit 12a gibt das niedrige Bestimmungssignal ϕJDG ab. Dementsprechend bestimmt die CPU 10a, daß die Verbindung zwischen der CPU 10a und dem Speicher 30a beim Eingangs/Ausgangspin Pa1 gestört ist.
Folglich bestimmt, wenn die DATA mit dem logischen Wert "1" oder "0" von der internen Schaltung abgegeben werden, die CPU 10a, falls das niedrige Bestimmungssignal ϕJDG beim vierten Schritt abgegeben wird, dass die Verbindung zwischen der CPU 10a und dem Speicher 30a gestört ist.
(3) Wenn die Verbindung zwischen der CPU 10a und dem Speicher 30a in Form eines offenen Stromkreises gestört ist:
Man nehme an, daß zwischen den Eingangs/Ausgangspins Pa1 und Pb1 eine Störung in Form eines offenen Stromkreises vorliegt. Falls der Inverter 13 bei dem ersten Schritt aktiviert wird, wird der Eingangs/Ausgangspin Pa1 der CPU 10a mit den DATA mit dem logischen Wert "1" versorgt. Bei dem dritten Schritt wird der Eingangs/Ausgangspin Pa1 mit den DATA mit dem logischen Wert "0" mittels der Operation der Dateninversionseinheit 26 versorgt. Bei dem vierten Schritt wird jedoch, da die DATA nicht an den Eingangs/Ausgangspin Pa1 der CPU 10a von dem Speicher 30a zurückgesendet werden, der logische Wert des Eingangs/Ausgangspin Pa1 bei "0" gehalten. Dementsprechend sind der logische Wert "1" der DATA von der internen Schaltung und der logische Wert "0" des Eingangs/Ausgangspin Pa1 nicht gleich, und die Datenvergleichseinheit 12a gibt das niedrige Bestimmungssignal ϕJDG ab.
Wenn die interne Schaltung die DATA mit dem logischen Wert "0" ausgibt, wird bei dem vierten Schritt der logische Wert des Eingangs/Ausgangspin Pa1 bei "1" gehalten. Dementsprechend gibt die Datenvergleichseinheit 12a das niedrige Bestimmungssignal ϕJDG ab, da die DATA mit dem logischen Wert "0" und der logische Wert "1" des Eingangs/Ausgangspin Pa1 nicht gleich sind. Die CPU 10a bestimmt auf der Basis des niedrigen Bestimmungssignals ϕJDG, daß die Verbindung zwischen der CPU 10a und dem Speicher 30a am Eingangs/Ausgangspin Pa1 ausgefahren ist. Das heißt, ungeachtet des logischen Werts der von der internen Schaltung ausgegebenen DATA bestimmt die CPU 10a, falls das niedrige Bestimmungssignal ϕJDG bei dem vierten Schritt abgegeben wird, daß es eine Verbindungsstörung zwischen der CPU 10a und dem Speicher 30a gibt.
Die elektronische Einrichtung 300 in Bezug auf die zweite Ausführungsform weist folgende mehrere Vorteile auf.

(1) Im ersten Schritt werden die DATA mit dem logischen Wert "1" vom Eingangs/Ausgangspin Pa1–Pan ausgegeben, der gemäß der physikalischen Adresse ausgewählt ist, und die DATA mit dem logischen Wert "0" werden von den Eingangs/Ausgangspins Pa1–Pan ausgegeben, die nicht ausgewählt sind. Beim zweiten Schritt werden die an die Eingangs/Ausgangspins Pb1–Pbn gelieferten DATA zwischengespeichert. Bei dem dritten Schritt werden die DATA von der internen Schaltung invertiert, und die invertierten DATA werden an die Eingangs/Ausgangspins Pa1–Pan geliefert. Beim vierten Schritt vergleicht die Datenvergleichseinheit 12a den logischen Wert der DATA, die von der internen Schaltung geliefert wurden, mit dem logischen Wert der vom Speicher 30a zurückgesendeten Daten und erzeugt das Bestimmungssignal ϕJDG. Auf der Basis des Bestimmungssignals ϕJDG kann eine zuverlässige Bestimmung in Bezug auf die Störung in Form eines offenen Stromkreises oder die Störung eines Kurzschlusses der Busleitungen DB1–DBn vorgenommen werden.
(2) Die Daten mit dem entgegengesetzten logischen Wert der an die Busleitungen DB1–DBn bei dem dritten Schritt gelieferten DATA werden von dem Speicher 30a beim vierten Schritt an die CPU 10a zurückgesendet. Daher beein flussen die Restladungen auf den Busleitungen DB1–DBn den Verbindungstest nicht.
(3) Obgleich der Ansteuerfähigkeit der Ausgangstreiber (Inverter 13, 39) der CPU 10a und des Speichers 30a Rechnung getragen wird, wird der Verbindungstest durchgeführt, indem die DATA zwischen der CPU 10a und dem Speicher 30a gesendet und empfangen werden. Daher kann die fehlerhafte Detektion aufgrund der Differenz in der Ansteuerfähigkeit der Ausgangstreiber vermieden werden.
(4) Da die Datenvergleichseinheit 12a innerhalb der CPU 10a vorgesehen ist, während eine Zunahme der Schaltungsgröße des Speichers 30a vermieden wird, führt die Datenvergleichseinheit 12a den Test in Bezug auf einen offenen Stromkreis und Kurzschluss zwischen der CUP 10a und dem Speicher 30a zuverlässig aus.

[Dritte Ausführungsform]
7 ist ein schematisches Schaltungsdiagramm einer elektronischen Einrichtung 400 gemäß einer dritten Ausführungsform der Erfindung. Der Speicher 30b enthält zwei ODER-Schaltungen 43, 44. Die ODER-Schaltung 43 empfängt ein Testmodus-Steuersignal ϕTI und ein Normalmodus-Steuersignal ϕIN und erzeugt das Steuersignal ϕINB, um das Transfer-Gate 33 in den leitenden oder nicht leitenden Zustand zu schalten. Der Ausgangsanschluß des Inverters 34a ist mit der (nicht dargestellten) internen Schaltung durch eine interne Schreibbusleitung WDB verbunden.
Im Testmodus führt der Speicher 30b die Testmodusoperation gemäß dem Testmodus-Steuersignal ϕTI aus, das den leitenden oder nicht leitenden Zustand des Transfer-Gate 33 steuert. Im normalen Modus werden die an die Eingangs/Ausgangspins Pb1–Pbn gelieferten Schreibdaten über das Transfer-Gate 33, die Latch-Schaltung 34 und die interne Schreibbusleitung WDB mittels des Normalmodus-Steuersignals ϕIN, das den leitenden oder nicht leitenden Zustand des Transfer-Gate 33 steuert, an die interne Schaltung geliefert.
Die ODER-Schaltung 34 empfängt ein Testmodus-Steuersignal ϕTO und ein Normalmodus-Steuersignal ϕOE und erzeugt das Steuersignal ϕOEB, um den Inverter 39 in den aktiven oder inaktiven Zustand zu schalten. Der Eingangsanschluß des Inverters 39 ist durch eine interne Lesebusleitung RDB mit der internen Schaltung verbunden. Das Gate des PMOS-Transistors des Transfer-Gates 37 wird mit dem durch den Inverter 38 invertierten Testmodus-Steuersignal ϕTO versorgt, und das Gate des NMOS-Transistors des Transfer-Gate 37 wird mit dem Testmodus-Steuersignal ϕTO versorgt.
Im Testmodus führt der Speicher 30b die Testmodusoperation gemäß dem Testmodus-Steuersignal ϕTO aus, das den aktiven oder inaktiven Zustand des Inverters 39 und den leitenden oder nicht leitenden Zustand des Transfer-Gate 37 steuert. Im normalen Modus werden die durch die interne Lesebusleitung RDB gelesenen Lesedaten mittels des Normalmodus-Steuersignals ϕOE, das den aktiven oder inaktiven Zustand des Inverters 39 steuert, an die Eingangs/Ausgangspins Pb1–Pbn geliefert.
Folglich wird in der dritten Ausführungsform verhindert, daß die Schaltungsgröße des Speichers 30b zunimmt, da der Latch 31 und die logische Einheit 32 des Speichers 30b durch den Testmodus und den Normalmodus gemeinsam genutzt werden. Die ODER-Schaltungen 43, 44 können für die elektronische Einrichtung 200 der ersten Ausführungsform verwendet werden.
Die elektronische Einrichtung der ersten bis dritten Ausführungsformen kann wie folgt modifiziert werden.

(a) Die internen Schaltungen der CPU 10, 10a versorgen die Eingangs/Ausgangspins Pa1–Pan mit den Daten mit den logischen Werten "1000 ... 0", "0100 ... 0", "0010 ... 0", ..., "0000 ... 1", um den Verbindungstest auszuführen. Der Test kann jedoch gemäß den folgenden (I)–(IV) ausgeführt werden.
(I) Die interne Schaltung der CPU 10 kann die Eingangs/Ausgangspins mit den Daten mit den logischen Werten "1010..10", "0101..01" versorgen. Das heißt, die logischen Werte der Daten, die an benachbarte Eingangs/Ausgangspins geliefert werden, können verschieden ausgelegt werden. Das Differenzieren der logischen Werte der benachbarten Eingangs/Ausgangspins wird Kurzschlüsse zwischen den benachbarten Eingangs/Ausgangspins (oder Busleitungen) detektieren. Da mehrere Eingangs/Ausgangspins gleichzeitig mit Daten mit dem logischen Wert "1" versorgt werden, wird in diesem Fall die Testzeit verkürzt.
(II) Die interne Schaltung der CPU kann die Eingangs/Ausgangspins mit den Daten mit den logischen Werten "1100..00", "0011..11" versorgen. Das heißt, jeder der logischen Werte der Daten, die an jeden von mehreren Eingangs/Ausgangspins geliefert werden, können verschieden gemacht werden. Diese Anordnung wird Kurzschlüsse zwischen den mehreren Eingangs/Ausgangspins, die ausgewählt wurden, und den mehreren Eingangs/Ausgangspins (oder Busleitungen), die nicht ausgewählt werden, detektieren.
(III) Die Ausführung kann so vorgenommen werden, daß die Datenausgabeeinheit, Datenvergleichseinheit, der Latch und eine logische Einheit (Dateninversionseinheit) entsprechend einem spezifischen Eingangs/Ausgangspin arbeiten und nur die Datenvergleichseinheit entsprechend den anderen Eingangs/Ausgangspin arbeitet.
(IV) Der Test kann ausgeführt werden, um Daten an eine spezifische Busleitung und einen spezifischen Eingangs/Ausgangspin zu liefern, während die anderen Busleitungen und Eingangs/Ausgangspins bei einem logischen Wert umgekehrt zum logischen Wert der Daten gehalten werden, die an die spezifische Busleitung geliefert werden. Auch dies ermöglicht die Verbindungsbestimmung.
(b) Die Rücksetzschaltung 36 zum Zurücksetzen der Latch-Schaltung 34 kann weggelassen werden.
(c) Die CPU 10, 10a können gemessene Halbleitereinrichtungen sein, und die Speicher 30, 30a, 30b können messende Halbleitereinrichtungen sein. Die vorliegende Erfindung kann für die Halbleitereinrichtungen verwendet werden, die von der CPU 10, 10a und den Speichern 30, 30a, 30b verschieden sind.
(d) Der Test kann mit einer Konfiguration aus einer messenden Halbleitereinrichtung gegen mehrere gemessene Halbleitereinrichtungen ausgeführt werden. In diesem Fall wird irgendeine der mehreren gemessenen Halbleitereinrichtungen aktiviert, und der Test wird zwischen der aktivierten messenden Halbleitereinrichtung und der aktivierten gemessenen Halbleitereinrichtung ausgeführt.
(e) Die Verbindungsbestimmung zwischen den Einrichtungen kann auf der Basis des Ausgangsergebnisses des Bestimmungssignals ϕJDG bei jedem Schritt vorgenommen werden.
(f) Die Rücksetzschaltung 36 kann so ausgelegt sein, um die Latch-Schaltung 34 auf der Basis eines Anweisungssignals von der externen Schaltung zurückzusetzen.
(g) Die Schaltungskonfigurationen der Datenausgabeeinheit 11, Datenvergleichseinheit 12, des Latch 31 und der logischen Einheit 32 in 3 können modifiziert werden, solange die Operationen funktional die gleichen sind.
(h) Die Schaltungskonfigurationen der Datenausgabeeinheit 11a, Datenvergleichseinheit 12a, der Dateninversionseinheit 26, des Latch 31 und der logischen Einheit 32 in 5 können modifiziert werden, solange die Operationen funktional die gleichen sind.

[Vierte Ausführungsform]
Nun wird eine vierte Ausführungsform diskutiert, die keinen Teil der Erfindung bildet.
8 ist ein schematisches Schaltungsdiagramm eines synchronen dynamischen Direktzugriffsspeichers (SDRAM) 500, der sich auf die vierte Ausführungsform bezieht. Der SDRAM 500 ist in einem Chipbaustein (CSP) ausgeführt.
Der SDRAM 500 enthält Eingabe-Kontaktstellen IN0–INn, eine Testeingabe-Kontaktstelle IN, Ausgabe-Kontaktstellen DQ0–DQn, Eingabepuffer 211, einen Testeingabepuffer 212, Ausgabepuffer 213, Testschaltungen 214, Busansteuerschaltungen 215 und eine interne Schaltung 216. Die interne Schaltung 216 enthält ein (nicht dargestelltes) Speicherzellenarray, empfängt Signale, die von den Eingabe-Kontaktstellen IN0–INn geliefert werden, und gibt Antwortsignale ab.
Die Eingabe-Kontaktstellen IN0–INn sind jeweils mit den Eingabepuffern 211 verbunden, und die Eingabepuffer 211 sind mit der internen Schaltung 216 durch interne Busleitungen BLin verbunden. Die Ausgabe-Kontaktstellen DQ0–DQn sind jeweils mit den Ausgabepuffern 213 verbunden, und die Ausgabepuffer 213 sind jeweils mit den Busansteuerschaltungen 215 durch interne Buslei tungen BLout verbunden. Die Busansteuerschaltungen 215 sind mit der internen Schaltung 216 verbunden.
Die Eingabe-Kontaktstellen IN0–INn sind jeweils mit den Testschaltungen 214 verbunden, und die Testschaltungen 214 empfangen Testsignale von einer externen Einrichtung über die Eingabe-Kontaktstellen IN0–INn. Die Testeingabe-Kontaktstelle IN ist mit jeder der Testschaltungen 214 durch den Testeingabepuffer 212 verbunden, und die Testschaltungen 214 empfangen die Testsignale von der externen Einrichtung über die Eingabe-Kontaktstelle IN. Die Testschaltungen 214 sind jeweils mit den internen Busleitungen BLout verbunden.
9 ist ein detaillierteres Schaltungsdiagramm des SDRAM 500. Der Eingabepuffer 211 enthält zwei Inverter 220, 221, die in Reihe geschaltet sind, und liefert ein Signal von der Eingabe-Kontaktstelle IN0 über die interne Busleitung BLin an die interne Schaltung 21b.
Der Testeingabepuffer 212 enthält zwei Inverter 222, 223, die in Reihe geschaltet sind, und liefert ein Signal von der Testeingabe-Kontaktstelle IN0 an die Testschaltung 214. Die Testschaltung 214 enthält eine logische Eingangsschaltung 224 und eine Busansteuerschaltung 225.
Die logische Eingangsschaltung 224 enthält eine Exklusiv-NOR-Schaltung 226 und einen Inverter 227. Der erste Eingangsanschluß der Exklusiv-NOR-Schaltung 226 ist mit dem Ausgangsanschluß des Testeingabepuffers 212 verbunden, und der zweite Eingangsanschluß ist mit der Eingabe-Kontaktstelle IN0 verbunden. Der Ausgangsanschluß der Exklusiv-NOR-Schaltung 226 ist über den Inverter 227 mit der Busansteuerschaltung 225 verbunden. Wenn der Eingangssignalpegel von der Eingabe-Kontaktstelle IN0 und der Eingangssignalpegel von der Testeingabe-Kontaktstelle IN gleich sind, liefert die logische Eingangsschaltung 224 ein L-Pegel-Signal an die Busansteuerschaltung 225, und wenn die Eingangssignalpegel nicht gleich sind, liefert sie ein H-Pegel-Signal an die Busansteuerschaltung 225. Auf diese Weise führt die logische Eingangsschaltung 224 die logische Operation mit dem von den Eingabe-Kontaktstellen IN0–INn gelieferten Signal und dem von der Testeingabe-Kontaktstelle IN gelieferten Signal durch und liefert das logische Signal an die Busansteuerschaltung 225.
Die Busansteuerschaltung 225 enthält einen Inverter 228 und zwei PMOS-Transistoren TP1, TP2 und zwei NMOS-Transistoren TN1, TN2, welche zwischen die Stromversorgung Vcc auf hohem Potenzial und die Erdung (Stromversorgung mit niedrigem Potenzial) in Reihe geschaltet sind. Das logische Signal von der logischen Eingangsschaltung 224 wird an jedes der Gates des PMOS-Transistors TP2 und NMOS-Transistors TN1 geliefert. Ein Testaktivierungssignal (im folgenden Testsignal) ϕts wird an das Gate des NMOS-Transistors TN2 geliefert. Das durch den Inverter 228 invertierte Testsignal ϕts wird an das Gate des PMOS-Transistors TP1 geliefert.
Das Testsignal ϕts wird im SDRAM 500 auf der Basis eines spezifischen Befehlssignals erzeugt, das von einer externen Einrichtung wie z.B. einem Speicher-Controller geliefert wird, welches im Testmodus auf den H-Pegel gesetzt und im normalen Betriebs auf den L-Pegel gesetzt ist.
Die Busansteuerschaltung 225 wird durch das hohe Testsignal ϕts aktiviert und empfängt das niedrige logische Signal von der logischen Eingangsschaltung 224, um ein hohes Ansteuersignal abzugeben. Ferner empfängt die Busansteuerschaltung 225 das hohe logische Signal von der logischen Eingangsschaltung 224, um ein niedriges Ansteuersignal abzugeben. Die Busansteuerschaltung 225 wird durch das niedrige Testsignal ϕts deaktiviert, so daß der Ausgangsanschluß der Busansteuerschaltung 225 auf eine hohe Impedanz gebracht wird.
Die Busansteuerschaltung 215 enthält drei Inverter 230–232 und zwei PMOS-Transistoren TP3, TP4 und zwei NMOS-Transistoren TN3, TN4, welche zwischen die Stromversorgung Vcc auf hohem Potenzial und die Erdung in Reihe geschaltet sind. Das Ausgangssignal von der internen Schaltung 216, das durch den Inverter 230 invertiert wurde, wird an jedes Gate des PMOS-Transistors TP4 und des NMOS-Transistors TN3 geliefert. Das Testsignal ϕts wird über die beiden Inverter 231 und 232 an das Gate des PMOS-Transistors TP3 geliefert, und das durch den Inverter 231 invertierte Testsignal ϕts wird an das Gate des NMOS-Transistors TN4 geliefert.
Die Busansteuerschaltung 215 wird durch das niedrige Testsignal ϕts aktiviert und empfängt von der internen Schaltung 216 das hohe Signal, um das hohe Ansteuersignal abzugeben. Ferner empfängt die Busansteuerschaltung 215 von der internen Schaltung 216 das niedrige Signal, um das niedrige Ansteuersignal abzugeben. Die Busansteuerschaltung 215 wird durch das Testsignal ϕts deaktiviert, so daß der Ausgangsanschluß der Busansteuerschaltung 215 auf eine hohe Impedanz gebracht wird.
Das Testsignal ϕts wird im Leitungstestmodus auf den H-Pegel gesetzt, und es wird im anderen Modus auf den L-Pegel gesetzt. Im Leitungstestmodus wird die Busansteuerschaltung 215 deaktiviert, um ein Einspeisen des Ausgangssignals von der internen Schaltung 216 abzutrennen, und die Busansteuerschaltung 225 wird aktiviert, um das logische Signal von der logischen Eingangsschaltung 224 zu empfangen und das Ansteuersignal über die interne Busleitung BLout an den Ausgabepuffer 213 zu liefern. In einem anderen Modus aus dem Leitungstestmodus ist die Busansteuerschaltung 225 deaktiviert, um ein Einspeisen des logischen Signals von der logischen Eingangsschaltung 224 abzusperren, und die Busansteuerschaltung 215 wird aktiviert, um das Signal von der internen Schaltung 216 zu empfangen und das Ansteuersignal über die interne Busleitung BLout an den Ausgabepuffer 213 zu liefern.
Der Ausgabepuffer 213 enthält einen PMOS-Transistor TP5 und einen NMOS-Transistor TN5, die zwischen der Stromversorgung Vcc auf hohem Potenzial und der Erdung in Reihe geschaltet sind, eine NAND-Schaltung 233, eine NOR-Schaltung 234 und zehn Inverter 235–244. Die Ausgabe-Kontaktstelle DQ0 ist mit einen Knoten zwischen dem PMOS-Transistor TP5 und dem NMOS-Transistor TN5 verbunden. Der Ausgangsanschluß der NAND-Schaltung 233 ist mit dem Gate des PMOS-Transistors TP5 verbunden, und der Ausgangsanschluß der NOR-Schaltung 234 ist mit dem Gate des NMOS-Transistors TN5 verbunden.
Das durch die interne Busleitung BLout übertragene Ansteuersignal geht durch die aus den beiden Invertern 236, 237 gebildete Latch-Schaltung und den Inverter 238, um an den ersten Eingangsanschluß der NAND-Schaltung 233 geliefert zu werden, und ein Ausgangsaktivierungssignal ϕOE geht durch die Inverter 243, 235, um an den zweiten Eingangsanschluß der NAND-Schaltung 233 geliefert zu werden. Das Ansteuersignal geht durch den Inverter 239, eine aus den beiden Invertern 240, 241 gebildete Latch-Schaltung und die beiden Inverter 244, 242, um an den ersten Eingangsanschluß der NOR-Schaltung 234 geliefert zu werden, und das Ausgangsaktivierungssignal ϕOE geht durch den Inverter 243, um an den zweiten Eingangsanschluß der NOR-Schaltung 234 geliefert zu werden.
Das Ausgangsaktivierungssignal ϕOE, das an die NAND-Schaltung 233 und die NOR-Schaltung 234 geliefert wird, aktiviert den Ausgabepuffer 213. Der aktivierte Ausgabepuffer 213 empfängt das Ansteuersignal von der Busansteuerschaltung 215 oder der Busansteuerschaltung 225, um ein Signal an die Ausgabe-Kontaktstelle DQ0 zu liefern. Folglich empfängt der Ausgabepuffer 213 das hohe Ansteuersignal, um das hohe Signal abzugeben, und empfängt das niedrige Ansteuersignal, um das niedrige Signal abzugeben. Wenn der Ausgabepuffer 213 deaktiviert ist, wird die Ausgabe-Kontaktstelle DQ0 auf eine hohe Impedanz gebracht.
Der SDRAM 500 enthält Begrenzer- oder Klemmschaltungen 245, 246 (engl. clamp circuits). Die Klemmschaltung 245 ist vorzugsweise zwischen die Stromversorgung Vcc auf hohem Potenzial und den Knoten zwischen der Testeingabe-Kontaktstelle IN und dem Testeingabepuffer 215 geschaltet und enthält einen PMOS-Transistor TP6, dessen Gate geerdet ist. Die Klemmschaltung 246 ist vorzugsweise zwischen die Stromversorgung Vcc auf hohem Potenzial und den Knoten zwischen der Eingabe-Kontaktstelle IN0 und dem Eingabepuffer 211 geschaltet und enthält einen PMOS-Transistor TP1, dessen Gate geerdet ist.
Die Klemmschaltung 245 hält das Potenzial der Testeingabe-Kontaktstelle IN im offenen Zustand auf dem Pegel der Stromversorgung Vcc auf hohem Potenzial (H-Pegel). Die Klemmschaltung 246 hält das Potenzial der Eingabe-Kontaktstelle IN0 im offenen Zustand auf dem Pegel der Stromversorgung Vcc auf hohem Potenzial (H-Pegel) fest. Da die Ansteuerströme, die durch die PMOS-Transistoren TP6, TP7 fließen, sehr niedrig sind, werden die Potenzialpegel der Eingabe-Kontaktstellen IN, IN0 gemäß einem Signal von der externen Einrichtung auf den L- oder H-Pegel gesetzt. Die Klemmschaltungen 245, 246 können die Eingabe-Kontaktstellen IN, IN0–INn auf dem Erdungspegel festhal ten. In diesem Fall enthalten die Klemmschaltungen vorzugsweise NMOS-Transistoren, deren Gates mit Signalen mit hohem Pegel versorgt werden.
Als nächstes wird die Operation des SDRAM 500 beschrieben.
Im Testmodus erzeugt der SDRAM 500 das hohe Testsignal ϕts. Die Busansteuerschaltung 225 wird dann aktiviert, und die Busansteuerschaltung 215 wird deaktiviert. Der Ausgabepuffer 213 wird durch das Ausgangsaktivierungssignal ϕOE aktiviert. Als nächstes liefert die (nicht veranschaulichte) externe Einrichtung ein hohes Testsignal an die Testeingabe-Kontaktstelle IN und Eingabe-Kontaktstellen IN0–INn. Die externe Einrichtung kann hier ihre Ausgangsanschlüsse entsprechend allen Kontaktstellen IN, IN0–INn auf eine hohe Impedanz bringen. In diesem Fall setzen, selbst wenn die Eingabe-Kontaktstellen IN, IN0–INn von der Verdrahtung auf der Platine getrennt (nicht leitend) sind, die Klemmschaltungen 245, 246 die Potenziale der Eingabe-Kontaktstellen IN, IN0–INn auf den H-Pegel. Die logische Eingangsschaltung 224 empfängt zwei Eingangssignale mit H-Pegel, und da sie die gleichen sind, liefert sie das niedrige logische Signal an die Busansteuerschaltung 225. Die Busansteuerschaltung 225 liefert das hohe Ansteuersignal über den internen Bus Blout an den Ausgabepuffer 213, und der Ausgabepuffer 213 liefert das hohe Antwortsignal über die Ausgabe-Kontaktstellen DQ0–DQn an die externe Einrichtung. In diesem Moment wird, falls die externe Einrichtung die Antwort bei dem L-Pegel empfängt, sie bestätigen, daß die diesem Antwortsignal entsprechende Ausgabe-Kontaktstelle nicht mit der Verdrahtung auf der Platine verbunden ist.
Als nächstes versorgt die externe Einrichtung die Testeingabe-Kontaktstelle IN mit dem niedrigen Signal, während sie fortfährt, die Eingabe-Kontaktstellen IN0, INn mit dem hohen Signal zu versorgen. Falls das an die externe Einrichtung von den Ausgabe-Kontaktstellen DQ0–DQn gelieferte Antwortsignal sich ändert, bestätigt sie die Verbindung der Testeingabe-Kontaktstelle IN und der Ausgabe-Kontaktstellen DQ0–DQn.
Um genau zu sein, wird, falls die Testeingabe-Kontaktstelle IN mit der Verdrahtung auf der Platine verbunden ist, das niedrige Signal an den ersten Eingangsanschluß der logischen Eingangsschaltung 224 über die Testeingabe-Kontaktstelle IN geliefert, und das hohe Signal wird über die Eingabe-Kontakt stellen IN0–INn an den zweiten Eingangsanschluß der logischen Eingangsschaltung 224 geliefert. Da diese beiden Eingangssignale nicht die gleichen sind, liefert die logische Eingangsschaltung 224 das hohe logische Signal an die Busansteuerschaltung 225. Die Busansteuerschaltung 225 liefert das niedrige Ansteuersignal über die interne Busleitung BLout an den Ausgabepuffer 213, und der Ausgabepuffer 213 liefert das niedrige Antwortsignal über die Ausgabe-Kontaktstellen DQ0–DQn an die externe Einrichtung.
Falls die Testeingabe-Kontaktstelle IN getrennt ist, wird die Testeingabe-Kontaktstelle IN durch die Klemmschaltung 234 auf den H-Pegel gesetzt, und das hohe Signal wird an die logische Eingangsschaltung 224 geliefert. Da die Eingangssignale die gleichen sind, liefert in diesem Fall die logische Eingangsschaltung 224 das niedrige logische Signal an die Busansteuerschaltung 225. Die Busansteuerschaltung 225 liefert das hohe Ansteuersignal über die interne Busleitung BLout an den Ausgabepuffer 213, und der Ausgabepuffer 213 liefert das hohe Antwortsignal über die Ausgabe-Kontaktstellen DQ0–DQn an die externe Einrichtung.
Falls das von den Ausgabe-Kontaktstellen DQ0–DQn an die externe Einrichtung gelieferte Antwortsignal vom H-Pegel zum L-Pegel wechselt, bestätigt es daher die Verbindung der Testeingabe-Kontaktstelle IN und der Ausgabe-Kontaktstellen DQ0–DQn. Falls das Antwortsignal den Pegel nicht ändert, bestätigt es, daß die Ausgabe-Kontaktstellen DQ0–DQn, die dem Antwortsignal entsprechen, das die Pegelvariation nicht zeigt, von der Verdrahtung auf der Platine getrennt sind. Folglich wird die Verbindung der Testeingabe-Kontaktstelle IN und der Ausgabe-Kontaktstellen DQ0–DQn auf der Basis des von den Ausgabe-Kontaktstellen DQ0–DQn abgegebenen Antwortsignalpegels bestätigt.
Als nächstes versorgt die externe Einrichtung die Testeingabe-Kontaktstelle IN mit dem hohen Signal. Falls das an die externe Einrichtung von den Ausgabe-Kontaktstellen DQ0–DQn gelieferte Signal den Pegel ändert, bestätigt es in diesem Moment die Verbindung der Eingabe-Kontaktstellen IN0–INn. Falls das Antwortsignal den Pegel nicht ändert, bestätigt es, daß die Eingabe-Kontaktstellen IN0–INn getrennt sind.
Danach wird das Testsignal ϕts zum L-Pegel geändert, und wenn der Leitungstestmodus zum normalen Betriebsmodus umgeschaltet wird, wird die Bus ansteuerschaltung 225 deaktiviert, und die Busansteuerschaltung 215 wird aktiviert. Daher wird das Signal von der Testschaltung 214 abgeschaltet, und das Signal von der internen Schaltung 216 geht durch die Busansteuerschaltung 215, die interne Busleitung BLout, den Ausgabepuffer 213 und die Ausgabe-Kontaktstellen DQ0–DQn, um an die externe Einrichtung geliefert zu werden.
Der SDRAM 500 der vierten Ausführungsform weist die folgenden Vorteile auf.

(1) Im normalen Betriebsmodus ist die Busansteuerschaltung 215 aktiviert, und die Busansteuerschaltung 225 ist deaktiviert, wodurch das Signal von der internen Schaltung 216 über die interne Busleitung BLout und den Ausgabepuffer 213 an die externe Einrichtung geliefert wird. Im Leitungstestmodus ist die Busansteuerschaltung 225 aktiviert, und die Busansteuerschaltung 215 ist deaktiviert, wodurch die logischen Prozesse auf die Eingangssignale angewendet werden, die an die Eingabe-Kontaktstellen IN, IN0–INn geliefert werden, und das Antwortsignal wird über die interne Busleitung BLout und den Ausgabepuffer 213 an die externe Einrichtung geliefert. Folglich wird der Leitungstest unter Verwendung der internen Busleitung BLout und des Ausgabepuffers 213 ausgeführt, die das Ausgangssignal im normalen Betriebsmodus übertragen. Dies führt zu einer Beschränkung der Zunahme der Chipgröße aufgrund der Schaltung für den Leitungstest.
(2) Da die Eingabe-Kontaktstellen IN, IN0–INn durch die Klemmschaltungen 245, 246 gehalten werden, versagen die Testschaltungen 214 während des Leitungstests nicht.

[Fünfte Ausführungsform]
10 ist ein schematisches Schaltungsdiagram eines SDRAM 600 gemäß einer fünften Ausführungsform, die keinen Teil der vorliegenden Erfindung bildet. Der SDRAM 600 hat separate logische Eingangsschaltungen 224 und Busansteuerschaltungen 225. Die logischen Eingangsschaltungen 224 sind den Eingabe-Kontaktstellen IN0–INn benachbart angeordnet, und die Busansteuerschaltungen 225 sind den internen Busleitungen BLout benachbart angeordnet.
Dieses Layout verhindert eine Zunahme der Eingangskapazität am Eingangsanschluß des SDRAM 600 und eine Zunahme der Kapazität aufgrund der Verdrahtung der internen Busleitungen BLout. Folglich wird die Zugriffszeit durch die Hinzufügung der Testschaltungen 14 nicht beeinflusst, und der Stromverbrauch wird nicht erhöht.
[Sechste Ausführungsform]
In einer sechsten Ausführungsform, die keinen Teil der vorliegenden Erfindung bildet, sind die Klemmschaltungen 245, 246 in 9 durch eine in 11 gezeigte Klemmschaltung 250 ersetzt. Die Klemmschaltung 250 arbeitet im normalen Betriebsmodus. In der sechsten Ausführungsform tritt der SDRAM gemäß einem niedrigen Chipauswahlsignal ϕcs in den Testmodus. Daher hält die Klemmschaltung 250 die Eingabe-Kontaktstelle/cs über dem (engl. high of) Chipauswahlsignal ϕcs.
Wie in 11 gezeigt ist, enthält die Klemmschaltung 250 vorzugsweise einen PMOS-Transistor TP8, der zwischen die Stromversorgung Vcc auf hohem Potenzial und den Knoten zwischen der Eingabe-Kontaktstelle/cs und dem Eingabepuffer 211 geschaltet ist. Das Gate des PMOS-Transistors TP8 wird mit einem Bestimmungssignal ϕsx versorgt, und das Bestimmungssignal ϕsx steuert die Klemmschaltung 250. Wie in 12 gezeigt ist, wird das Bestimmungssignal ϕsx durch eine Startschaltung 251 und eine Bestimmungsschaltung 252 erzeugt.
Die Startschaltung 251 enthält einen NMOS-Transistor TN6 und drei Widerstände R1–R3. Die Widerstände R1 und R2 sind zwischen die Stromversorgung Vcc auf hohem Potenzial und die Erdung in Reihe geschaltet, was einen Potenzialteiler schafft. Die durch den Potenzialteiler geteilte Spannung wird an das Gate des NMOS-Transistors TN6 geliefert. Der Drain des NMOS-Transistors TN6 ist durch den Widerstand R3 mit der Stromversorgung Vcc auf hohem Potenzial verbunden, und die Source des NMOS-Transistors TN6 ist geerdet.
Wie in 13 gezeigt ist, steigt, wenn die Stromversorgung Vcc auf hohem Potenzial von der externen Einrichtung an den SDRAM 600 angelegt wird, die Stromversorgungsspannung auf eine Referenzspannung an. Die geteilte Spannung des Potenzialteilers steigt an, wenn die Stromversorgungsspannung ansteigt. Wenn die Stromversorgungsspannung etwa die Hälfte der Referenz spannung erreicht, wird der NMOS-Transistor TN6 EIN geschaltet, und das Drain-Potenzial des NMOS-Transistors TN6 fällt vom H-Pegel auf den L-Pegel. Dieses fallende Drain-Potenzial des NMOS-Transistors TN6 wird als Strom-an-Signal ϕon an die Bestimmungsschaltung 252 geliefert. Das heißt, die Startschaltung 251 versorgt die Bestimmungsschaltung 252 mit dem Strom-an-Signal ϕon, das nach einer spezifischen Zeit, seit die Stromversorgung Vcc auf hohem Potenzial eingeschaltet ist, vom H-Pegel auf den L-Pegel fällt.
Die Bestimmungsschaltung 252 enthält zwei NMOS-Transistoren TN7, TN8 und vier Inverter 253–256. Die beiden Sources der NMOS-Transistoren TN7, TN8 sind geerdet. Zwischen dem Drain des NMOS-Transistors TN7 und dem Drain des NMOS-Transistors TN8 ist eine Latch-Schaltung 257 geschaltet, die aus den beiden Invertern 253, 254 besteht. Das Gate des NMOS-Transistors TN7 wird mit dem Strom-an-Signal ϕon versorgt, und das Gate des NMOS-Transistors TN8 wird mit einem Vorladungs-Signal PALL versorgt. Die Vorladungs-Signal PALL wird auf der Basis eines spezifischen Befehlssignals (Signal für einen Vorladungsbefehl) von der externen Einrichtung erzeugt. Der Vorladungsbefehl wird von der externen Einrichtung zu einer früheren Zeit ausgegeben, wenn der SDRAM in den Normalbetrieb umgeschaltet wird. Das Drain-Potenzial des NMOS-Transistors TN7 wird über die beiden Inverter 255, 256 an das Gate des PMOS-Transistors TP8 als das Bestimmungssignal ϕsx geliefert.
Wie in 13 gezeigt ist, wird, nachdem der Strom EIN geschaltet wird, der NMOS-Transistor TN7 durch das hohe Strom-an-Signal ϕon eingeschaltet, und der Drain des NMOS-Transistors TN7 geht auf den L-Pegel, und der Drain des NMOS-Transistors TN8 geht auf den H-Pegel. Das heißt, die Latch-Schaltung 257 wird initialisiert, und das niedrige Bestimmungssignal ϕsx wird von der Bestimmungsschaltung 252 abgegeben. Während das Strom-an-Signal ϕon nach einer spezifischen Zeit auf den L-Pegel fällt, wird der NMOS-Transistor TN7 AUS geschaltet; das niedrige Bestimmungssignal ϕsx wird aber kontinuierlich abgegeben, da der Drain des NMOS-Transistors TN7 durch die Latch-Schaltung 257 beim L-Pegel gehalten wird. Während er mit dem Vorladungssignal PALL mit dem H-Pegel versorgt wird, wird danach der NMOS-Transistor TN8 EIN geschaltet, und der durch die Latch-Schaltung 257 gehaltene Potenzi alpegel wird invertiert. Dadurch schaltet das von der Bestimmungsschaltung 252 abgegebene Bestimmungssignal ϕsx vom L-Pegel auf den H-Pegel. Der PMOS-Transistor TP8 der Klemmschaltung 250 wird durch das hohe Bestimmungssignal ϕsx ausgeschaltet, und die Klemmschaltung 250 wird im normalen Betriebsmodus AUS geschaltet. Das heißt, die Klemmschaltung 250 wird im Testmodus aktiviert und im normalen Testmodus deaktiviert. Mit anderen Worten hält im Testmodus die Latch-Schaltung 250 die Eingabe/Ausgabekontaktstelle/cs auf dem H-Pegel fest, und im normalen Betriebsmodus ist die Latch-Schaltung 250 nicht tätig, so dass sie den Leckstrom nicht erzeugt.
Das Signal, das an das Gate des NMOS-Transistors TN8 der Bestimmungsschaltung 252 geliefert wird, ist nicht auf das Vorladungssignal PALL beschränkt, sondern kann ein Auffrischungssignal oder ein Modusregister-Einstellsignal sein. Das Auffrischungssignal wird durch den Auffrischungsbefehl für die Auffrischungsoperation erzeugt, und das Modusregister-Einstellsignal wird durch den Modusregister-Einstellbefehl für die Moduseinstelloperation erzeugt. Die Befehle werden von der externen Einrichtung ausgegeben, wenn der Modus in den normalen Betriebsmodus umschaltet.
Die Eingabe-Kontaktstelle, mit der die Klemmschaltung 250 verbunden ist, ist nicht auf die Eingabe-Kontaktstelle/cs beschränkt, sondern sie kann eine Eingabe-Kontaktstelle/CAS oder eine Eingabe-Kontaktstelle/CKE sein. Die Eingabe-Kontaktstelle/CAS wird mit dem Spaltenadreß-Strobesignal CAS versorgt, und die Eingabe-Kontaktstelle/CKE wird mit einem Taktfreigabesignal CKE versorgt.
Die Vorteile der sechsten Ausführungsform sind die folgenden.

(1) Im Testmodus wird, falls die Eingabe-Kontaktstelle/cs offen ist, die Eingabe-Kontaktstelle/cs durch die Klemmschaltung 250 auf dem H-Pegel gehalten. Daher wird verhindert, daß mehrere SDRAMs gleichzeitig Signale an die Busverdrahtung auf der Platine abgeben. Mit anderen Worten werden Busleitungskonflikte auf der Platine verhindert. Falls die Klemmschaltung 250 nicht vorgesehen ist, entstehen die folgenden Nachteile. Das heißt, falls eine Kontaktstörung zwischen der Verdrahtung auf der Platine und einem externen Anschiuß S eines SDRAM erzeugt wird, so daß die Eingabe-Kontaktstelle/cs geöff net wird, wird die Eingabe-Kontaktstelle/cs schwebend. Selbst wenn kein Leitungstest durchgeführt wird, kann es in diesem Moment einen SDRAM geben, der das niedrige Signal fälschlicherweise von der externen Einrichtung empfängt, so dass er in den Testmodus eintritt. Wenn die externe Einrichtung den Leitungstest an einem anderen SDRAM ausführt, wird in diesem Zustand das Signal an die Busleitung von dem SDRAM, der in dem Testmodus fälschlicherweise eintritt, und einem anderen SDRAM abgegeben, was einen Buskonflikt erzeugt.
(2) Im normalen Betriebsmodus ist die Klemmschaltung 250 untätig, und der Stromverbrauch aufgrund des Leckstroms wird vermieden.

[Siebte Ausführungsform]
In einer siebten Ausführungsform, die keinen Teil der vorliegenden Erfindung bildet, ist die Klemmschaltung 246 in 9 durch eine in 14 gezeigte Klemmschaltung 260 ersetzt. In der siebten Ausführungsform aktiviert im Testmodus der SDRAM den Ausgabepuffer 213 durch das Ausgabeaktivierungssignal ϕOE als Antwort auf das niedrige Chipauswahlsignal ϕcs. Der SDRAM liefert das Ausgangssignal an die Busleitungen auf der Platine von den Ausgabe-Kontaktstelle DQ0–DQn. In der siebten Ausführungsform deaktiviert der SDRAM, falls er fälschlicherweise in den Testmodus eintritt, den Ausgabepuffer 213, um ein Abgeben von Signalen durch das Chipsignal ϕcs bei dem H-Pegel zu sperren.
Wie in 14 gezeigt ist, enthält die Klemmschaltung 260 einen PMOS-Transistor TP10, der zwischen die Stromversorgung Vcc auf hohem Potenzial und den Knoten zwischen der Eingabe-Kontaktstelle/cs und dem Eingabepuffer 211 geschaltet ist, und einen Inverter 261. Das Gate des PMOS-Transistors TP10 wird mit dem Testaktivierungssignal ϕts versorgt, das durch den Inverter 261 invertiert wurde.
Falls die Eingabe-Kontaktstelle/cs nicht mit der Verdrahtung auf der Platine verbunden ist, welche im offenen Zustand ist, und das niedrige Chipauswahlsignal ϕcs fälschlicherweise über die Eingabe-Kontaktstelle/cs an die interne Schaltung 216 geliefert wird, tritt der SDRAM in den Testmodus ein. Das Testaktivierungssignal ϕts wird dann in den H-Pegel geschaltet, um die Klemm schaltung 260 zu aktivieren. Die Eingabe-Kontaktstelle/cs wird nämlich an die Stromversorgung Vcc auf hohem Potenzial geklemmt. Da das niedrige Chipauswahlsignal ϕcs an die interne Schaltung 216 geliefert wird, deaktiviert als nächstes die interne Schaltung 216 den Ausgabepuffer 213, und das Abgeben von Signalen durch den SDRAM wird gesperrt. Daher werden Buskonflikte auf der Platine verhindert, auf der mehrere SDRAMs montiert sind.
[Achte Ausführungsform]
In einer achten Ausführungsform, die keinen Teil der vorliegenden Erfindung bildet, ist die Klemmschaltung 246 in 9 durch eine Klemmschaltung 263 ersetzt, die in 15 gezeigt ist. Die Klemmschaltung 263 enthält einen PMOS-Transistor TP11, der zwischen die Stromversorgung Vcc auf hohem Potenzial und den Knoten zwischen der Eingabe-Kontaktstelle/cs und dem Eingabepuffer 211 geschaltet ist, und einen NMOS-Transistor TN11, der zwischen den Knoten zwischen den Invertern 220, 221 und die Erdung geschaltet ist. Das Gate des PMOS-Transistors TP11 ist mit dem Knoten zwischen den Invertern 220, 221 verbunden. Das Gate des NMOS-Transistors TN11 wird mit dem Strom-an-Signal ϕon versorgt. Der PMOS-Transistor TP11 und der Inverter 220 sind als Latch-Schaltung konfiguriert.
Wenn die Eingabe-Kontaktstelle/cs im offenen Zustand ist, schaltet, nachdem der Strom eingeschaltet ist, das Strom-an-Signal ϕon den NMOS-Transistor TN11 ein und verringert das Knotenpotenzial zwischen den Invertern 220, 221 auf den L-Pegel. Der PMOS-Transistor TP11 wird dann EIN geschaltet, und das Potenzial der Eingabe-Kontaktstelle/cs wird auf dem Pegel der Stromversorgung Vcc auf hohem Potenzial gehalten. Das Potenzial der Eingabe-Kontaktstelle/cs wird auf einem Potenzialpegel (Vcc – Vthp) gehalten, so daß die Stromversorgung Vcc auf hohem Potenzial um die Schwellenspannung des PMOS-Transistors TP11 verringert ist. Falls das Klemmpotenzial höher als Vcc – Vthp ist, wird über den PMOS-Transistor TP11 kein Leckstrom geliefert.
Der Eingangspuffer 211 gibt das hohe Chipauswahlsignal ϕcs ab, das Strom-an-Signal fährt dann herunter, und der NMOS-Transistor TN11 wird AUS geschaltet. In diesem Moment hält der Knoten zwischen den Invertern 220, 221 das Potenzial bei dem L-Pegel, und der Eingabepuffer 211 gibt weiter das hohe Chipauswahlsignal ϕcs ab.
Falls die Eingabe-Kontaktstelle/cs mit der Verdrahtung auf der Platine verbunden ist, wird das Potenzial der Eingabe-Kontaktstelle/cs auf den L- oder H-Pegel geschaltet. Falls das Potenzial der Eingabe-Kontaktstelle/cs auf den H-Pegel geschaltet ist, wird hier der Knoten zwischen den Invertern 220, 221 ein L-Pegel, um den PMOS-Transistor TN11 EIN zu schalten. Wenn das Potenzial der Eingabe-Kontaktstelle/cs ein H-Pegel ist, wird jedoch kein Leckstrom von der Stromversorgung Vcc auf hohem Potenzial über den PMOS-Transistor TP11 geliefert. Wenn das Potenzial der Eingabe-Kontaktstelle/cs auf einen L-Pegel geschaltet wird, wird dann der Knoten zwischen den Invertern 220, 221 ein H-Pegel, um den PMOS-Transistor TP11 AUS zu schalten. Daher wird über den PMOS-Transistor TP11 kein Leckstrom geliefert.
Die Vorteile der achten Ausführungsform sind die folgenden.

(1) Falls die Eingabe-Kontaktstelle/cs offen ist, wird im Testmodus das Chipauswahlsignal ϕcs bei dem H-Pegel gehalten. Daher wird verhindert, daß mehrere, auf der Platine montierte SDRAMs gleichzeitig den Leitungstest ausführen. Als Folge werden die Busleitungskonflikte auf der Platine verhindert.
(2) Wenn das Potenzial der Eingabe-Kontaktstelle/cs gemäß dem Eingangssignal von der externen Einrichtung auf einen L-Pegel schaltet wird, wird der PMOS-Transistor TP11 der Klemmschaltung 263 AUS geschaltet, und darüber wird kein Leckstrom geliefert. Auf der anderen Seite wird, während das Potenzial der Eingabe-Kontaktstelle/cs auf einen H-Pegel geschaltet wird, der PMOS-Transistor TP11 der Klemmschaltung 263 EIN geschaltet. Da die Eingabe-Kontaktstelle/cs bei dem H-Pegel liegt, wird jedoch über den PMOS-Transistor TP11 von der Stromversorgung auf hohem Potenzial kein Leckstrom geliefert. Folglich unterdrückt die Klemmschaltung 263 der achten Ausführungsform einen Leckstrom.

[Neunte Ausführungsform]
In einer neunten Ausführungsform, die keinen Teil der vorliegenden Erfindung bildet, ist die Klemmschaltung 263 in 15 durch eine Klemmschaltung 264 in 16 ersetzt. Die Klemmschaltung 264 enthält einen PMOS-Transistor TP12, der zwischen die Stromversorgung Vcc auf hohem Potenzial und den PMOS-Transistor TP11 geschaltet ist. Das Gate des PMOS-Transistors TP12 wird mit dem Bestimmungssignal ϕsx versorgt.
Wenn die Stromversorgung Vcc auf hohem Potenzial an den SDRAM angelegt wird, wie in 18 gezeigt ist, schaltet das niedrige Bestimmungssignal ϕsx den PMOS-Transistor TP12 ein, und das hohe Strom-an-Signal ϕon schaltet den NMOS-Transistor TN11 und den PMOS-Transistor TP11 ein. Dadurch wird die Eingabe-Kontaktstelle/cs auf dem Pegel der Stromversorgung Vcc auf hohem Potenzial festgehalten.
Nachdem eine vorbestimmte Zeit, seit das hohe Chipauswahlsignal ϕcs vom Eingabepuffer 211 an die interne Schaltung 216 geliefert wurde, verstrichen ist, fällt das Strom-an-Signal ϕon auf den L-Pegel, und der NMOS-Transistor TN11 wird AUS geschaltet. Der Knoten zwischen den Invertern 220, 221 hält dann das Potenzial bei dem L-Pegel, und der Eingabepuffer 211 liefert ständig das hohe Chipauswahlsignal ϕcs an die interne Schaltung 216.
Während das Bestimmungssignal ϕsx auf einen H-Pegel geschaltet und der SDRAM in den normalen Betriebsmodus übergeführt wird, wird der PMOS-Transistor TP12 AUS geschaltet. Das heißt, die Klemmschaltung 264 ist im normalen Betriebsmodus deaktiviert. Selbst wenn ein Signal mit 4,5 Volt von der externen Einrichtung geliefert wird, wird daher verhindert, daß die Eingabe-Kontaktstelle/cs einen Leckstrom an die Stromversorgung Vcc auf hohem Potenzial liefert. Mit anderen Worten ist die neunte Ausführungsform für einen SDRAM geeignet, der ein Signal mit zum Beispiel 4,5 Volt von der externen Einrichtung empfangen kann, wenn die Stromversorgung Vcc auf hohem Potenzial auf zum Beispiel 3,3 Volt eingestellt ist.
Die Klemmschaltung 264 in 16 kann durch eine in 17 gezeigte Klemmschaltung 265 ersetzt werden. Die Klemmschaltung 265 enthält ferner zwei NMOS-Transistoren TN12, TN13, fünf Inverter 266–270 und eine NOR-Schaltung 271.
Beide Sources der NMOS-Transistoren TN12, TN13 sind geerdet, und eine Latch-Schaltung, die aus den beiden Invertern 266, 267 besteht, ist zwischen den Drain des NMOS-Transistors TN12 und den Drain des NMOS-Transistors TN13 geschaltet. Der Drain des NMOS-Transistors TN12 ist mit dem Gate des PMOS-Transistors TP12 verbunden, und das Gate des NMOS-Transistors TN12 ist mit dem Gate des NMOS-Transistors TN11 verbunden. Das Gate des NMOS-Transistors TN13 ist mit dem Ausgangsanschluß der NOR-Schaltung 271 verbunden. Der erste Eingangsanschluß der NOR-Schaltung 271 wird mit dem Testsignal ϕts versorgt, und der zweite Eingangsanschluß wird mit dem Testsignal ϕts versorgt, das durch die drei Inverter 268–270 invertiert wurde.
Während die Stromversorgung Vcc auf hohem Potenzial an den SDRAM angelegt ist, schaltet das hohe Strom-an-Signal ϕon die NMOS-Transistoren TN11, TN12 ein und schaltet dadurch die PMOS-Transistoren TP11, TP12 ein. Die Eingabe-Kontaktstelle/cs wird somit auf dem Pegel der Stromversorgung Vcc auf hohem Potenzial gehalten. Wenn eine Eingabe-Kontaktstelle/cs im offenen Zustand ist, wird das hohe Chipauswahlsignal ϕcs über den Eingabepuffer 211 an die interne Schaltung 216 geliefert.
Nach einer spezifischen Zeit fällt das Strom-an-Signal ϕon auf den L-Pegel, und die NMOS-Transistoren TN11, TN12 werden AUS geschaltet. Das Gate des PMOS-Transistors TP12 wird hier durch die Latch-Schaltung 272 bei dem L-Pegel gehalten, und der Knoten zwischen den Invertern 220, 221 wird bei dem L-Pegel gehalten. Folglich liefert der Eingabepuffer 211 ständig das hohe Chipauswahlsignal ϕcs an die interne Schaltung 216.
Wenn der Leitungstest abgeschlossen ist (wenn nämlich das Testsignal ϕts auf einen L-Pegel fällt), gibt die NOR-Schaltung 271 ein Impulssignal mit einer Impulsbreite ab, die durch eine Verzögerungszeit der drei Inverter 268–270 bestimmt ist. Der NMOS-Transistor TP13 wird durch das Impulssignal EIN geschaltet, was den durch die Latch-Schaltung 272 gehaltenen Potenzialpegel invertiert. Das heißt, das Drain-Potenzial des NMOS-Transistors TN13 wird auf einen L-Pegel geschaltet, und das Drain-Potenzial des NMOS-Transistors TN12 wird auf einen H-Pegel geschaltet, um den PMOS-Transistor TP12 AUS zu schalten. Nachdem der Leitungstest abgeschlossen ist, ist als Folge die Klemmschaltung 265 nicht aktiviert, und selbst wenn von der externen Einrichtung ein Si gnal mit 4,5 Volt geliefert wird, liefert die Eingabe-Kontaktstelle/cs keinen Leckstrom in Richtung auf die Stromversorgung Vcc auf hohem Potenzial.
Die vierten bis neunten Ausführungsformen können wie folgt modifiziert werden.

(a) In der sechsten Ausführungsform kann das Bestimmungssignal ϕsx, das an das Gate des PMOS-Transistors TP8 der Klemmschaltung 250 geliefert wird, durch einen Zeitgeber erzeugt werden. Der Zeitgeber ist vorzugsweise mit einem Oszillator und einem Zähler ausgeführt. Der Zeitgeber steuert den PMOS-Transistor TP8 während des Testmodus EIN und steuert ihn während des Normalbetriebsmodus AUS. Dies wird ebenfalls den Leckstrom verhindern.
(b) In den siebten bis neunten Ausführungsformen wird die Eingabe-Kontaktstelle/cs durch die Stromversorgung Vcc auf hohem Potenzial gehalten. Sie ist jedoch nicht darauf beschränkt. Wenn ein hohes Signal an die Eingabe-Kontaktstelle/cs geliefert wird, die in den Testmodus eintritt, kann die Eingabe-Kontaktstelle/cs auf dem Erdungspegel gehalten werden. Dies wird das fälschliche Eintreten in den Testmodus verhindern, was im praktischen Einsatz vorzuziehen ist. Folglich wird ein NMOS-Transistor verwendet, dessen Drain zwischen die Eingabe-Kontaktstelle/cs und den Eingabepuffer 211 geschaltet und dessen Source geerdet ist. In diesem Fall wird die Eingabe-Kontaktstelle/cs auf einem Potenzialpegel (Vss–Vthn) gehalten, der um die Schwellenspannung des NMOS-Transistors gegen den Erdungspegel erhöht ist. Falls das Potenzial des Eingangssignals höher als Vss–Vthn ist, wird ferner kein Leckstrom über den NMOS-Transistor geliefert.
(c) Die Klemmschaltungen 250, 260, 263–265 in 11, 14–17 können für die herkömmliche Halbleitereinrichtung 100 in 2 verwendet werden. Auch in diesem Fall wird die Eingabe-Kontaktstelle/cs im Testmodus gehalten, und es wird verhindert, daß im normalen Betriebsmodus ein Leckstrom fließt.
(d) Die Busansteuerschaltungen 215, 225 können wie in 19 gezeigt modifiziert werden. In den Busansteuerschaltungen 215, 225 wird das Testsignal ϕts als das Aktivierungssignal an die PMOS-Transistoren TP2, TP4 und die NMOS-Transistoren TN1, TN3 geliefert, welche nahe der Busverdrahtung liegen. Während die Busansteuerschaltungen 215, 225 deaktiviert sind, wird daher verhindert, daß die Eingangskapazität der MOS-Transistoren der Busansteuerschaltungen 215, 225 zu der Kapazität der internen Busleitung BLout addiert wird.
(e) Das Strom-an-Signal ϕon kann während der spezifischen Zeit ausgeschaltet sein, statt während der spezifischen Zeit eingeschaltet zu sein, wie in 13 oder 18 gezeigt ist. In diesem Fall wird eine Klemmschaltung benötigt, um das Strom-an-Signal auszulösen, welches während der spezifischen Zeit ausgeschaltet ist.
(f) Die Erfindung kann für eine Einrichtung mit integrierten Halbleiterschaltungen verwendet werden, die keinen RAM oder keinen anderen Speicher als einen SDRAM enthält.
(g) Um das Testsignal zu übertragen, kann die interne Busleitung BLin für eine Eingabe anstelle der internen Busleitung BLout für eine Abgabe gemeinsam genutzt werden. In diesem Fall ist die interne Busleitung BLin physisch zwischen den Eingabepuffer 211 und die Testschaltung 214 ausgelegt.

Für den Fachmann sollte ersichtlich sein, daß die vorliegende Erfindung in vielen anderen spezifischen Formen ausgeführt werden kann. Daher sollen die vorliegenden Beispiele und Ausführungsformen als veranschaulichend und nicht beschränkend betrachtet werden.

Claims

Verfahren zum Testen einer elektronischen Einrichtung, die erste und zweite, mit mehreren Busleitungen miteinander verbundene Halbleitereinrichtungen (10, 30) aufweist, das in der folgenden Reihenfolge die folgenden Schritte aufweist, in denen: die erste Halbleitereinrichtung (10) eine ausgewählte der Busleitungen mit einem ersten logischen Ausgangssignal versorgt; die zweite Halbleitereinrichtung (30) von der ausgewählten Busleitung ein erstes Busleitungssignal erfaßt; die zweite Halbleitereinrichtung das erste Busleitungssignal invertiert, um ein zweites logisches Ausgangssignal zu erzeugen; die zweite Halbleitereinrichtung die ausgewählte Busleitung mit dem zweiten logischen Ausgangssignal versorgt; die erste Halbleitereinrichtung von der ausgewählten Busleitung ein zweites Busleitungssignal empfängt; und die erste Halbleitereinrichtung das erste logische Ausgangssignal und das zweite Busleitungssignal vergleicht, um eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu beurteilen.
Verfahren zum Testen einer elektronischen Einrichtung, die erste und zweite, mit mehreren Busleitungen miteinander verbundene Halbleitereinrichtungen (10a, 30a, 30b) aufweist, das in der folgenden Reihenfolge die folgenden Schritte aufweist, in denen: die erste Halbleitereinrichtung (10a) eine ausgewählte der Busleitungen mit einem ersten logischen Ausgangssignal versorgt; die zweite Halbleitereinrichtung (30a, 30b) von der ausgewählten Busleitung ein erstes Busleitungssignal erfaßt; nach Abgeben des ersten logischen Ausgangssignals die erste Halbleitereinrichtung ein zweites logisches Ausgangssignal erzeugt, das ein invertiertes Signal des ersten logischen Ausgangssignals ist, und die ausgewählte Busleitung mit dem zweiten logischen Ausgangssignal versorgt; die zweite Halbleitereinrichtung die ausgewählte Busleitung mit dem erfaßten ersten Busleitungssignal versorgt; die erste Halbleitereinrichtung von der ausgewählten Busleitung ein zweites Busleitungssignal empfängt; und die erste Halbleitereinrichtung das erste logische Ausgangssignal und das empfangene zweite Busleitungssignal vergleicht, um eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu beurteilen.
Verfahren nach Anspruch 1 oder 2, worin die erste Halbleitereinrichtung die ausgewählte Busleitung mit dem ersten logischen Ausgangssignal mit einem ersten logischen Wert versorgt und die anderen Busleitungen mit Signalen versorgt, die jeweils einen zweiten logischen Wert haben.
Verfahren nach Anspruch 1 oder 2, worin die erste Halbleitereinrichtung eine einer zweiten Busleitung benachbarte erste Busleitung mit dem ersten logischen Ausgangssignal mit einem ersten logischen Wert versorgt und die zweite Busleitung mit einem Signal mit einem zweiten logischen Wert versorgt.
Verfahren nach Anspruch 1 oder 2, worin die erste Halbleitereinrichtung eine erste Gruppe der Busleitungen, die einer zweiten Gruppe von Busleitungen benachbart ist, mit den ersten logischen Ausgangssignalen versorgt, die jeweils einen ersten logischen Wert haben, und die zweite Gruppe der Busleitungen mit Signalen versorgt, die jeweils einen zweiten logischen Wert haben.
Verfahren nach Anspruch 1 oder 2, worin die Schritte eines Lieferns des ersten logischen Ausgangssignals, Erfassens des ersten Busleitungssignals und Erzeugens des zweiten logischen Ausgangssignals unter Verwendung der ausgewählten Busleitung ausgeführt werden.
Elektronische Einrichtung mit ersten und zweiten Halbleitereinrichtungen (10, 30), die mit mehreren Busleitungen miteinander verbunden sind, worin die erste Halbleitereinrichtung enthält: eine erste Ausgangsschaltung (11), die mit einer ausgewählten Busleitung verbunden ist, um die ausgewählte Busleitung mit einem ersten logischen Ausgangssignal zu versorgen, und eine Vergleichsschaltung (12), die mit der ausgewählten Busleitung verbunden ist; und die zweite Halbleitereinrichtung enthält: eine Eingangsshaltung (31), die mit der ausgewählten Busleitung verbunden ist, um ein erstes Busleitungssignal zu erfassen, und eine zweite Ausgangsschaltung (32), die mit der Eingangsschaltung verbunden ist, um das erste Busleitungssignal zu invertieren, um ein zweites logisches Ausgangssignal zu erzeugen, und die ausgewählte Busleitung mit dem zweiten logischen Ausgangssignal zu versorgen, wobei die Vergleichsschaltung (12) ein zweites Busleitungssignal von der ausgewählten Busleitung empfängt und das erste logische Ausgangssignal und das zweite Busleitungssignal vergleicht, um ein Beurteilungssignal in Bezug auf eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu erzeugen.
Elektronische Einrichtung mit ersten und zweiten Halbleitereinrichtungen (10a, 30a, 30b), die mit mehreren Busleitungen miteinander verbunden sind, worin die erste Halbleitereinrichtung (10a) enthält: eine erste Ausgangsschaltung (11a), die mit einer ausgewählten Busleitung verbunden ist, um die ausgewählte Busleitung mit einem ersten logischen Ausgangssignal zu versorgen, eine Inversionsausgangsschaltung (13, 26), die mit der ausgewählten Busleitung verbunden ist, um die ausgewählte Busleitung mit einem zweiten logischen Ausgangssignal zu versorgen, das ein invertiertes Signal des ersten logischen Ausgangssignals ist, nachdem die erste Ausgangsschaltung das erste logische Ausgangssignal liefert, und eine Vergleichsschaltung (12a), die mit der ausgewählten Busleitung verbunden ist; und die zweite Halbleitereinrichtung (30a, 30b) enthält: eine Eingangsschaltung (31), die mit der ausgewählten Busleitung verbunden ist, um ein erstes Busleitungssignal zu erfassen, und eine zweite Ausgangsschaltung (32), die mit der Eingangsschaltung verbunden ist, um die ausgewählte Busleitung mit dem ersten Busleitungssignal zu versorgen, wobei die Vergleichsschaltung (12a) ein zweites Busleitungssignal von der ausgewählten Busleitung empfängt und das erste logische Ausgangssignal und das zweite Busleitungssignal vergleicht, um ein Beurteilungssignal in Bezug auf eine Verbindung zwischen der ersten Halbleitereinrichtung und der zweiten Halbleitereinrichtung zu erzeugen.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin die der ausgewählten Busleitung entsprechende erste Ausgangsschaltung die ausgewählte Busleitung mit dem ersten logischen Ausgangssignal mit einem ersten logischen Wert versorgt und die anderen ersten Ausgangsschaltungen, die den anderen Busleitungen entsprechen, die anderen Busleitungen mit Signalen versorgen, die einen zweiten logischen Wert aufweisen.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin die erste Ausgangsschaltung, die einer einer zweiten Busleitung benachbarten ersten Busleitung entspricht, die erste Busleitung mit dem ersten logischen Ausgangssignal mit einem ersten logischen Wert versorgt und die der zweiten Busleitung entsprechende erste Ausgangsschaltung die zweite Busleitung mit einem Signal versorgt, das einen zweiten logischen Wert hat.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin eine Gruppe erster Ausgangsschaltungen, die einer ersten Gruppe der Busleitungen entspricht, die einer zweiten Gruppe der Busleitungen benachbart ist, die erste Gruppe der Busleitungen mit den ersten logischen Ausgangssignalen versorgt, die jeweils einen ersten logischen Wert haben, und eine zweite Gruppe der ersten Ausgangsschaltungen, die der zweiten Gruppe der Busleitungen entspricht, die zweite Gruppe der Busleitungen mit Signalen versorgt, die jeweils einen zweiten logischen Wert haben.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin die erste Ausgangsschaltung in einem Testmodus und einem normalen Betriebsmodus der ersten Halbleitereinrichtung genutzt wird.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin die Eingangsschaltung und die zweite Ausgangsschaltung in einem Testmodus und einem normalen Betriebsmodus der zweiten Halbleitereinrichtung genutzt werden.
Elektronische Einrichtung nach Anspruch 7 oder 8, worin die Eingangsschaltung enthält: eine Latch-Schaltung (34), die das erste logische Ausgangssignal zwischenspeichert, und eine mit der Latch-Schaltung verbundene Rücksetzschaltung (36), die die Latch-Schaltung als Antwort auf das erste logische Ausgangssignal oder ein Befehlssignal zurücksetzt.