JP2000221226A - 電子機器の試験方法、電子機器、及び、半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】回路面積を増大させることなく、確実な半導体
装置間のオープン・ショート試験を行うことが可能な電
子機器を提供する。 【解決手段】電子機器は、ＣＰＵ１０とメモリ３０をバ
ス線ＤＢ１〜ＤＢｎを介して接続して構成される。ＣＰ
Ｕ１０は、バス線ＤＢ１〜ＤＢｎにデータＤＡＴＡを出
力するデータ出力部１１と、該データＤＡＴＡとメモリ
３０からバス線ＤＢ１〜ＤＢｎを介して入力される論理
を反転したデータＤＡＴＡとを比較し、その比較結果に
基づく判定信号φＪＤＧを出力するデータ比較部１２と
が備えられる。メモリ３０は、データ出力部１１からの
データＤＡＴＡをラッチするラッチ部３１と、ラッチし
たデータＤＡＴＡの論理を反転し、その反転したデータ
ＤＡＴＡを出力する論理部３２が備えられる。そして、
ＣＰＵ１０は、判定信号φＪＤＧに基づいてＣＰＵ１０
とメモリ３０との接続の良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子機器の試験方
法、電子機器、及び、半導体装置に係り、詳しくは、複
数の半導体装置（ＩＣ，ＬＳＩ）を搭載した電子機器に
おいて、各装置間を結ぶバス線のショート不良やオープ
ン不良等の実装不良を検出するための試験方法及びその
試験回路に関する。

【０００２】近年の電子機器は、更なる小型化・高密度
化が要求されている。そのため、各半導体装置間を結ぶ
バス線の微細加工化が進み、このことがバス線間の短絡
・該装置の入出力ピンの短絡や、バス線の断線・バス線
と入出力ピンとの非接続等の発生頻度を増加させてい
る。このような電子機器はその出荷前にオープン・ショ
ート試験が行われ、これら実装不良が検出された機器は
不良品として完全に取り除く必要がある。

【０００３】ところで、近年の電子機器の小型化・高密
度化により、半導体装置のパッケージは、ボール格子端
子（Ball Grid Array：BGA）型パッケージ等をその代表
とするＣＳＰ（Chip Size Package ：チップ・サイズ・
パッケージ）に移行しつつある。このような半導体装置
はボード上に実装したときに外部に入出力ピンが露出し
ないため、そのピンにプローブ針を当てる周知のオープ
ン・ショート試験を行うことができなくなった。

【０００４】そこで、近年では、特定の半導体装置内に
予め試験回路が組み込まれている。即ち、試験回路は、
その試験時に測定側の半導体装置に向けて両装置間を結
ぶバス線上に所定のデータを出力する。試験回路は、測
定側の半導体装置側に入力されたデータが、該回路が出
力したデータに応じた期待値と同じか否かを判定して、
バス線間の短絡やバス線の断線を検出している。そし
て、実装不良の電子機器を完全に取り除くために、より
確実なオープン・ショート試験を行うことが必要となっ
ている。

【０００５】

【従来の技術】従来、上記したような電子機器の試験方
法の一例が、特開平５−９９９８０号公報に開示されて
いる。尚、以下には、図６を用いてこの公報の概要を説
明する。

【０００６】図６に示すように、電子機器を構成するボ
ード上には複数の半導体装置（ＩＣ）が搭載され、その
内、試験回路（公報ではＬＳＩ論理回路）１ａが組み込
まれた半導体装置を被測定側ＩＣ１とし、該試験回路１
ａからの信号を受信する受信回路２ａが組み込まれた半
導体装置を受信用（測定側）ＩＣ２とする。被測定側Ｉ
Ｃ１の入出力ピンＰａ１〜Ｐａｎは、被測定側ＩＣ１の
入出力ピンＰａ１〜Ｐａｎとバス線ＤＢ１〜ＤＢｎを介
して接続される。試験回路１ａは、例えば、特定の入出
力ピンＰａ１を選択し、該入出力ピンＰａ１から「１：
Ｈレベル」のデータを出力するとともに、残りの全ての
入出力ピンＰａ２〜Ｐａｎからは選択された特定の入出
力ピンＰａ１の論理値とは異なる値、即ち「０：Ｌレベ
ル」のデータを出力する。

【０００７】そして、受信回路２ａで受信したデータに
基づいて、測定側ＩＣ２の特定された入出力ピンＰｂ１
から期待値「１」が検出されなければ、入出力ピンＰａ
１〜Ｐａｎ，Ｐｂ１〜Ｐｂｎ間を繋ぐバス線ＤＢ１〜Ｄ
Ｂｎが断線しているか、或いはバス線ＤＢ１〜ＤＢｎと
入出力ピンＰａ１〜Ｐａｎ，Ｐｂ１〜Ｐｂｎとが非接続
になっているかが検出できる（オープン不良検出）。
又、測定側ＩＣ２における特定された入出力ピンＰｂ１
以外にもこの特定された入出力ピンＰｂ１の期待値
「１」と同じ論理値「１」が検出されれば、検出された
入出力ピン（Ｐａ２〜Ｐａｎ，Ｐｂ２〜Ｐｂｎ）と特定
された入出力ピンＰａ１，Ｐｂ１とが短絡しているか、
或いはバス線ＤＢ１〜ＤＢｎ間が短絡しているかが検出
できる（ショート不良検出）。そして、被測定側ＩＣ１
は、特定の入出力ピンＰａ１を物理アドレス順に順次選
択して全ての入出力ピンＰａ１〜Ｐａｎに対して上記と
同様のオープン・ショート試験が行われ、前記電子機器
が実装不良か否かが判定される。

【０００８】

【発明が解決しようとする課題】ところで、近年では、
バス線ＤＢ１〜ＤＢｎが電気的にフローティング状態に
なるものがある。そのため、選択された入出力ピンＰａ
１〜Ｐａｎがオープン不良であっても、何らかの原因に
より該入出力ピンＰａ１〜Ｐａｎに接続されたバス線Ｄ
Ｂ１〜ＤＢｎに電荷が蓄積していると、測定側ＩＣ２の
入出力ピンＰｂ１〜Ｐｂｎの論理値が期待値「１」とな
る場合がある。このような場合、選択された入出力ピン
Ｐａ１〜Ｐａｎがオープン不良であるにもかかわらず、
正常であると誤検出されてしまう。

【０００９】又、上記形態では、入出力ピンＰａ１〜Ｐ
ａｎが物理アドレス順に順次選択される、即ち入出力ピ
ンＰａ１〜Ｐａｎの論理値が物理アドレス順に順次
「１」となるので、前に選択された入出力ピンＰａ１〜
Ｐａｎのバス線ＤＢ１〜ＤＢｎ上に電荷が残留する場合
がある。このような場合、バス線ＤＢ１〜ＤＢｎ上の残
留電荷により、測定側ＩＣ２における特定された入出力
ピンＰｂ１〜Ｐｂｎ、例えば特定された入出力ピンがＰ
ｂ３とすると、該ピンＰｂ３より物理アドレスが前の入
出力ピンＰｂ１，Ｐｂ２にも、接続が正常であるにもか
かわらず特定された入出力ピンＰｂ３の期待値「１」と
同じ論理値「１」が検出されることがある。すると、検
出された入出力ピンＰｂ１，Ｐｂ２が正常接続であるに
もかかわらず、ショート不良であると誤検出されてしま
う。

【００１０】又、被測定側ＩＣ１の出力ドライバ（バッ
ファ等）の駆動能力が大きい場合、今選択されたバス
線、例えばＤＢ３が、若干電荷がリークするバス線であ
っても、該ＩＣ１の出力ドライバの駆動能力が電荷のリ
ーク量より勝れば測定側ＩＣ２の入出力ピンＰｂ３では
期待値「１」と同じ論理値「１」が検出される。即ち、
入出力ピンＰａ３，Ｐｂ３とバス線ＤＢ３は正常である
と認識される。

【００１１】ところが、測定側ＩＣ２の出力ドライバの
駆動能力が小さいとき、測定側ＩＣ２から被測定側ＩＣ
１に論理値「１」のデータを送った場合に、測定側ＩＣ
２の出力ドライバが駆動能力より電荷のリーク量より劣
ると、被測定側ＩＣ１の入出力ピンＰａ３において論理
値が「０」になる。即ち、被測定側ＩＣ１から測定側Ｉ
Ｃ２に正しいデータを送ることができるが、逆に測定側
ＩＣ２から被測定側ＩＣ１に正しいデータを送ることが
できない。

【００１２】従って、上記形態では、ＩＣ１，２間の接
続が不良であるにもかかわらず、検出することができな
い（正常であると認識されてしまう）。つまり、上記形
態では、被測定側ＩＣ１から測定側ＩＣ２に向けて一方
向のみデータを出力して試験を行う方法であるため、こ
のような不具合が生じる。

【００１３】そこで、被測定側ＩＣ１と測定側ＩＣ２と
に、それぞれ上記した試験回路１ａ及び受信回路２ａを
設け、被測定側ＩＣ１と測定側ＩＣ２との間で双方向に
データを出力して試験を行う方法が考えられるが、両Ｉ
Ｃ１，２にそれぞれ回路１ａ，２ａをともに組み込まな
ければならず、各ＩＣ１，２の回路面積が増大するとい
う新たな問題が発生する。

【００１４】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、回路面積を増大させ
ることなく、確実な半導体装置間のオープン・ショート
試験を行うことが可能な電子機器の試験方法、電子機
器、及び、その電子機器に搭載する半導体装置を提供す
ることにある。

【００１５】

【課題を解決するための手段】請求項１に記載の発明に
よれば、第１ステップでは、測定側半導体装置はバス線
に第１論理信号を出力する。第２ステップでは、被測定
側半導体装置は第１論理信号を取得する。第３ステップ
では、被測定側半導体装置は第２ステップで取得した第
１論理信号の論理を反転し、その反転した信号を第２論
理信号として出力する。そして、測定側半導体装置は、
第１，第２論理信号に基づいて両装置間の接続の良否を
判定する。

【００１６】このようにすれば、被測定側半導体装置が
測定側半導体装置に第２論理信号を返送するとき（第３
ステップ）、その前のステップ（第１ステップ）でバス
線が第２論理信号の論理値と逆の論理値（第１論理信号
の論理値）とされる。従って、バス線上の残留電荷が上
記した接続判定に悪影響を与えない。

【００１７】更に、両装置間では、論理信号の授受が行
われる。そのため、各装置の出力ドライバの駆動能力を
ともに考慮した上で、接続判定が行われることになる。
従って、従来生じていた各装置の出力ドライバの駆動能
力差による誤検出が防止される。

【００１８】更に又、両装置間で双方向に信号をやり取
りし、一方の測定側半導体装置で上記判定を行うように
したので、被測定側半導体装置の回路面積が増大しな
い。その結果、回路面積を増大させることなく、確実な
半導体装置間のオープン・ショート試験を行うことがで
きる。

【００１９】請求項２に記載の発明によれば、第１ステ
ップでは、測定側半導体装置はバス線に第１論理信号を
出力する。第２ステップでは、被測定側半導体装置は第
１論理信号を取得する。第３ステップでは、測定側半導
体装置はバス線に第１論理信号の論理を反転した第２論
理信号を出力する。第４ステップは、被測定側半導体装
置は第２ステップで取得した第１論理信号を出力する。
そして、測定側半導体装置は、第１，第２論理信号に基
づいて両装置間の接続の良否を判定する。

【００２０】このようにすれば、被測定側半導体装置が
測定側半導体装置に第１論理信号を返送するとき（第４
ステップ）、その前のステップ（第３ステップ）でバス
線が第１論理信号の論理値と逆の論理値（第２論理信号
の論理値）とされる。従って、バス線上の残留電荷が上
記した接続判定に悪影響を与えない。

【００２１】更に、両装置間では、論理信号の授受が行
われる。そのため、各装置の出力ドライバの駆動能力を
ともに考慮した上で、接続判定が行われることになる。
従って、従来生じていた各装置の出力ドライバの駆動能
力差による誤検出が防止される。

【００２２】更に又、両装置間で双方向に信号をやり取
りし、一方の測定側半導体装置で上記判定を行うように
したので、被測定側半導体装置の回路面積が増大しな
い。その結果、回路面積を増大させることなく、確実な
半導体装置間のオープン・ショート試験を行うことがで
きる。

【００２３】請求項３に記載の発明によれば、測定側半
導体装置は、第１論理信号の論理値を、特定のバス線と
それ以外のバス線とで異ならせた。そのため、その時々
において、特定のバス線以外で該バス線の論理値と同様
に変化すれば、そのバス線と特定のバス線とのショート
が検出される。

【００２４】請求項４に記載の発明によれば、測定側半
導体装置は、第１論理信号の論理値を、物理的に隣接す
るバス線毎に異ならせた。そのため、その時々におい
て、隣接するバス線の論理値が同様に変化すれば、隣接
するバス線間のショートが検出される。

【００２５】請求項５に記載の発明によれば、測定側半
導体装置は、第１論理信号の論理値を、物理的に隣接す
る複数のバス線単位毎に異ならせた。そのため、その時
々において、特定の複数のバス線以外で該バス線の論理
値と同様に変化すれば、そのバス線と特定の複数のバス
線のいずれかとのショートが検出される。

【００２６】請求項６に記載の発明によれば、測定側半
導体装置は、特定のバス線に対して前記各ステップを実
行するとともに、それ以外のバス線に対して判定動作の
み行うようにした。このようにしても、請求項３と同様
な良否判定を行うことができる。

【００２７】又、測定側半導体装置は、特定のバス線に
対してのみ請求項１又は２に記載の各ステップを実行
し、他のバス線を特定のバス線と逆の論理値にて保持し
てもよく、この様にしても、両装置間の接続の良否判定
を行うことが可能となる。

【００２８】請求項７に記載の発明によれば、測定側半
導体装置は、バス線に第１論理信号を出力する測定側出
力部と、被測定側半導体装置からバス線を介して入力さ
れる第２論理信号と、第１論理信号を比較し、その比較
結果に基づく判定信号を出力するデータ比較部とが備え
られる。被測定側半導体装置は、第１論理信号を取得す
る入力部と、第１論理信号の論理を反転し、その反転し
た信号を第２論理信号として出力する被測定側出力部と
が備えられる。そして、測定側半導体装置は、判定信号
に基づいて両装置間の接続の良否を判定する。

【００２９】このようにすれば、被測定側半導体装置が
測定側半導体装置に第２論理信号を返送するとき、その
前にバス線が第２論理信号の論理値と逆の論理値（第１
論理信号の論理値）とされる。従って、バス線上の残留
電荷が上記した接続判定に悪影響を与えない。

【００３０】更に、両装置間では、論理信号の授受が行
われる。そのため、各装置の出力ドライバの駆動能力を
ともに考慮した上で、接続判定が行われることになる。
従って、従来生じていた各装置の出力ドライバの駆動能
力差による誤検出が防止される。

【００３１】更に又、両装置間で双方向に信号をやり取
りし、一方の測定側半導体装置で上記判定を行うように
したので、被測定側半導体装置の回路面積が増大しな
い。その結果、回路面積を増大させることなく、確実な
半導体装置間のオープン・ショート試験を行うことがで
きる。

【００３２】請求項８に記載の発明によれば、測定側半
導体装置は、バス線に第１論理信号を出力する測定側出
力部と、バス線に第１論理信号の論理を反転した第２論
理信号を出力する反転出力部と、被測定側半導体装置か
らバス線を介して入力される第１論理信号と、第２論理
信号を比較し、その比較結果に基づく判定信号を生成す
るデータ比較部とが備えられる。被測定側半導体装置
は、第１論理信号を取得する入力部と、入力部で取得し
た第１論理信号をバス線に出力する被測定側出力部とが
備えられる。そして、測定側半導体装置は、判定信号に
基づいて両装置間の接続の良否を判定する。

【００３３】このようにすれば、被測定側半導体装置が
測定側半導体装置に第１論理信号を返送するとき、その
前にバス線が第１論理信号の論理値と逆の論理値（第２
論理信号の論理値）とされる。従って、バス線上の残留
電荷が上記した接続判定に悪影響を与えない。

【００３４】更に、両装置間では、論理信号の授受が行
われる。そのため、各装置の出力ドライバの駆動能力を
ともに考慮した上で、接続判定が行われることになる。
従って、従来生じていた各装置の出力ドライバの駆動能
力差による誤検出が防止される。

【００３５】更に又、両装置間で双方向に信号をやり取
りし、一方の測定側半導体装置で上記判定を行うように
したので、被測定側半導体装置の回路面積が増大しな
い。その結果、回路面積を増大させることなく、確実な
半導体装置間のオープン・ショート試験を行うことがで
きる。

【００３６】請求項９に記載の発明によれば、測定側半
導体装置は、第１論理信号の論理値を、特定のバス線と
それ以外のバス線とで異ならせた。そのため、その時々
において、特定のバス線以外で該バス線の論理値と同様
に変化すれば、そのバス線と特定のバス線とのショート
が検出される。

【００３７】請求項１０に記載の発明によれば、測定側
半導体装置は、第１論理信号の論理値を、物理的に隣接
するバス線毎に異ならせた。そのため、その時々におい
て、隣接するバス線の論理値が同様に変化すれば、隣接
するバス線間のショートが検出される。

【００３８】請求項１１に記載の発明によれば、測定側
半導体装置は、第１論理信号の論理値を、物理的に隣接
する複数のバス線単位毎に異ならせた。そのため、その
時々において、特定の複数のバス線以外で該バス線の論
理値と同様に変化すれば、そのバス線と特定の複数のバ
ス線のいずれかとのショートが検出される。

【００３９】請求項１２に記載の発明によれば、各出力
部及び前記入力部のうち少なくとも１つは、各半導体装
置の通常動作に使用する入出力部と共用される。従っ
て、半導体装置の回路面積の増大が抑えられる。

【００４０】請求項１３に記載の発明によれば、入力部
はラッチ回路で構成され、被測定側半導体装置には、第
１論理信号又は外部からの指令信号に基づいてラッチ回
路をリセットするリセット回路が備えられる。従って、
前にラッチ回路でラッチした信号が該回路に残ることが
防止される。

【００４１】請求項１４に記載の発明によれば、測定側
の半導体装置は、被測定側半導体装置に対して第１論理
信号を出力するデータ出力部と、被測定側出力部が応答
して出力する第２論理信号が入力され、該第２論理信号
と第１信号を比較し、その比較結果に基づく判定信号を
出力するデータ比較部とが備えられる。そして、このよ
うな測定側の半導体装置と被測定側半導体装置とがバス
線を介して接続され、電子機器が構成される。このよう
に構成された電子機器は、請求項７と同様に動作する。
従って、このような電子機器は、請求項７と同様の作用
効果を有する。

【００４２】請求項１５に記載の発明によれば、測定側
半導体装置は、被測定側半導体装置に対して第１論理信
号を出力するデータ出力部と、データ出力部が動作した
後に、第１論理信号の論理を反転した第２論理信号を出
力するデータ反転部と、被測定側出力部が応答して出力
する第１論理信号が入力され、該第１論理信号と第２論
理信号を比較し、その比較結果に基づく判定信号を出力
するデータ比較部とが備えられる。そして、このような
測定側の半導体装置と被測定側半導体装置とがバス線を
介して接続され、電子機器が構成される。このように構
成された電子機器は、請求項８と同様に動作する。従っ
て、このような電子機器は、請求項８と同様の作用効果
を有する。

【００４３】請求項１６に記載の発明によれば、被測定
側の半導体装置は、測定側半導体装置から入力される論
理信号をラッチするラッチ回路と、ラッチ回路にてラッ
チした論理信号を反転して出力する論理部が備えられ
る。そして、このような被測定側の半導体装置と測定側
半導体装置とがバス線を介して接続され、電子機器が構
成される。このように構成された電子機器は、請求項７
と同様に動作する。従って、このような電子機器は、請
求項７と同様の作用効果を有する。

【００４４】請求項１７に記載の発明によれば、被測定
側の半導体装置は、測定側半導体装置から入力される論
理信号をラッチするラッチ回路と、ラッチ回路にてラッ
チした論理信号を出力する論理部とが備えられる。そし
て、このような測定側の半導体装置と被測定側半導体装
置とがバス線を介して接続され、電子機器が構成され
る。このように構成された電子機器は、請求項８と同様
に動作する。従って、このような電子機器は、請求項８
と同様の作用効果を有する。

【００４５】請求項１８に記載の発明によれば、リセッ
ト回路は、バス線上の信号又は外部からの指令信号に基
づいて前記ラッチ回路をリセットするリセット回路が備
えられる。従って、前にラッチ回路でラッチした信号が
該回路に残ることが防止される。

【００４６】

【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図１及び図２に従っ
て説明する。

【００４７】図１に示すように、電子機器には複数の半
導体装置（ＩＣ）が搭載され、同図１においてはその内
の２つの半導体装置であるＣＰＵ１０とメモリ３０とが
図示されている。この形態では、ＣＰＵ１０を測定側Ｉ
Ｃとし、メモリ３０を被測定側ＩＣとする。ＣＰＵ１０
の入出力ピンＰａ１〜Ｐａｎは、メモリ３０の入出力ピ
ンＰｂ１〜Ｐｂｎとバス線ＤＢ１〜ＤＢｎを介して接続
される。尚、入出力ピンＰａ１〜Ｐａｎ，Ｐｂ１〜Ｐｂ
ｎは、ＣＰＵ１０及びメモリ３０に複数個備えられ、同
図１ではその内１つのみ図示している。又、バス線ＤＢ
１〜ＤＢｎも入出力ピンＰａ１〜Ｐａｎ，Ｐｂ１〜Ｐｂ
ｎと同様である。尚、これらバス線ＤＢ１〜ＤＢｎは、
電気的にフローティング状態となるように構成されてい
る。

【００４８】ＣＰＵ１０内には、入出力ピンＰａ１〜Ｐ
ａｎに対して、それぞれデータ出力部１１とデータ比較
部１２とが備えられる。尚、それぞれのデータ出力部１
１とデータ比較部１２の回路構成は同じであるので、入
出力ピンＰａ１を代表して説明する。

【００４９】データ出力部１１は、３つのインバータ回
路１３〜１５、ＰＭＯＳトランジスタ１６、及び、ＮＭ
ＯＳトランジスタ１７で構成される。インバータ回路１
３は、ＣＭＯＳ型のインバータ回路で構成される。イン
バータ回路１３の高電位側電源端子は、ＰＭＯＳトラン
ジスタ１６を介して電源ＶCCに接続される。このＰＭＯ
Ｓトランジスタ１６のゲートには、制御信号φＯＥＡが
インバータ回路１４を介して入力される。又、インバー
タ回路１３の低電位側電源端子は、ＮＭＯＳトランジス
タ１７を介してグランドＧＮＤに接続される。このＮＭ
ＯＳトランジスタ１７のゲートには制御信号φＯＥＡが
入力される。インバータ回路１３の入力端子には、ＣＰ
Ｕ１０の内部回路（図示略）からデータＤＡＴＡがイン
バータ回路１５を介して入力される。インバータ回路１
３の出力端子はＣＰＵ１０の入出力ピンＰａ１に接続さ
れる。そして、データ出力部１１は、Ｈレベルの制御信
号φＯＥＡに応答してインバータ回路１３が活性化され
ると、データＤＡＴＡを入出力ピンＰａ１に出力する。

【００５０】データ比較部１２は、２つのＮＡＮＤ回路
１８，１９、ＮＯＲ回路２０、及び、５つのインバータ
回路２１〜２５で構成される。ＮＡＮＤ回路１８の第１
入力端子には、前記データＤＡＴＡがインバータ回路２
１を介して入力される。ＮＡＮＤ回路１８の第２入力端
子には、インバータ回路２２の出力信号が入力される。
このインバータ回路２２の入力端子は前記入出力ピンＰ
ａ１に接続される。ＮＡＮＤ回路１８の出力信号は、Ｎ
ＯＲ回路２０の第１入力端子にインバータ回路２３を介
して入力される。

【００５１】ＮＡＮＤ回路１９の第１入力端子には、前
記データＤＡＴＡが入力される。ＮＡＮＤ回路１９の第
２入力端子には、前記インバータ回路２２の出力信号が
インバータ回路２４を介して入力される。ＮＡＮＤ回路
１９の出力信号は、ＮＯＲ回路２０の第２入力端子にイ
ンバータ回路２５を介して入力される。ＮＯＲ回路２０
の出力信号は、判定信号φＪＤＧとして出力される。そ
して、データ比較部１２は、データＤＡＴＡと入出力ピ
ンＰａ１の論理値が一致するときにＬレベルの判定信号
φＪＤＧを出力し、不一致のときにＨレベルの判定信号
φＪＤＧを出力する。

【００５２】これに対し、メモリ３０内には、入出力ピ
ンＰｂ１〜Ｐｂｎに対して、それぞれラッチ部３１と論
理部３２とが備えられる。尚、それぞれのラッチ部３１
と論理部３２の回路構成は同じであるので、入出力ピン
Ｐｂ１を代表して説明する。

【００５３】ラッチ部３１は、転送ゲート３３、ラッチ
回路３４、インバータ回路３５ａ，３５ｂ、遅延回路３
５ｃ、制御回路３５ｄ、及び、リセット回路３６で構成
される。転送ゲート３３は、ＣＭＯＳ型の転送ゲートで
構成される。転送ゲート３３は、メモリ３０の入出力ピ
ンＰｂ１とラッチ回路３４との間に介在される。転送ゲ
ート３３のＰＭＯＳトランジスタのゲートには制御信号
φＩＮＢが遅延回路３５ｃ及びインバータ回路３５ａを
介して入力され、ＮＭＯＳトランジスタのゲートには制
御信号φＩＮＢが遅延回路３５ｃを介して入力される。
因みに、この遅延回路３５ｃは、偶数段（６段）のイン
バータ回路で構成される。

【００５４】リセット回路３６は、ＣＭＯＳ型のインバ
ータ回路３６ａ、ＰＭＯＳトランジスタ３６ｂ、及び、
ＮＭＯＳトランジスタ３６ｃで構成される。インバータ
回路３６ａは、その入力端子が入出力ピンＰｂ１に接続
され、出力端子がラッチ回路３４に接続される。インバ
ータ回路３６ａの高電位側電源端子は、ＰＭＯＳトラン
ジスタ３６ｂを介して電源ＶCCに接続される。このＰＭ
ＯＳトランジスタ３６ｂのゲートには制御回路３５ｄに
より制御信号φＩＮＢから作成された制御信号Ｍが入力
される。又、インバータ回路３６ａの低電位側電源端子
は、ＮＭＯＳトランジスタ３６ｂを介してグランドＧＮ
Ｄに接続される。このＮＭＯＳトランジスタ３６ｃのゲ
ートには、制御回路３５ｄからの制御信号Ｍがインバー
タ回路３５ｂを介して入力される。

【００５５】この制御回路３５ｄは、ＮＡＮＤ回路及び
奇数段（３段）のインバータ回路で構成される。ＮＡＮ
Ｄ回路の第１入力端子には制御信号φＩＮＢが入力さ
れ、第２入力端子には制御信号φＩＮＢが奇数段のイン
バータ回路を介して入力される。ＮＡＮＤ回路の出力信
号は前記制御信号Ｍとして出力される。このような制御
回路３５ｄは、制御信号φＩＮＢが立ち上がると、所定
時間だけＬレベルの制御信号Ｍを出力する。因みに、制
御信号ＭがＬレベルとなる時間は、制御信号φＩＮＢを
遅延させる前記遅延回路３５ｃの遅延時間より短い。そ
して、このように構成され制御されるリセット回路３６
は次段のラッチ回路３４をリセットするために設けられ
る。

【００５６】ラッチ回路３４は、２つのインバータ回路
３４ａ，３４ｂで構成される。インバータ回路３４ａの
入力端子は前記転送ゲート３３に接続される。インバー
タ回路３４ａの出力端子はインバータ回路３４ｂの入力
端子に接続され、該回路３４ｂの出力端子はインバータ
回路３４ａの入力端子に接続される。転送ゲート３３と
インバータ回路３４ａの入力端子との間のノードＮはラ
ッチ回路３４の出力ノードであって、次段の論理部３２
に接続される。そして、ラッチ部３１は、Ｈレベルの制
御信号φＩＮＢに応答して転送ゲート３３が導通状態に
なると、入出力ピンＰｂ１に入力されるデータＤＡＴＡ
をラッチ回路３４にてラッチする。

【００５７】論理部３２は、転送ゲート３７、３つのイ
ンバータ回路３８〜４０、ＰＭＯＳトランジスタ４１、
及び、ＮＭＯＳトランジスタ４２で構成される。転送ゲ
ート３７は、ＣＭＯＳ型の転送ゲートで構成される。転
送ゲート３７は、ラッチ部３１のノードＮとインバータ
回路３９の入力端子との間に介在される。転送ゲート３
７のＰＭＯＳトランジスタのゲートには制御信号φＯＥ
Ｂがインバータ回路３８を介して入力され、ＮＭＯＳト
ランジスタのゲートには制御信号φＯＥＢが入力され
る。

【００５８】インバータ回路３９は、ＣＭＯＳ型のイン
バータ回路で構成される。インバータ回路３９の高電位
側電源端子は、ＰＭＯＳトランジスタ４１を介して電源
ＶCCに接続される。このＰＭＯＳトランジスタ４１のゲ
ートには、制御信号φＯＥＢがインバータ回路４０を介
して入力される。又、インバータ回路３９の低電位側電
源端子は、ＮＭＯＳトランジスタ４２を介してグランド
ＧＮＤに接続される。このＮＭＯＳトランジスタ４２の
ゲートには制御信号φＯＥＢが入力される。インバータ
回路３９の出力端子は前記入出力ピンＰｂ１に接続され
る。そして、論理部３２は、Ｈレベルの制御信号φＯＥ
Ｂに応答して転送ゲート３７が導通状態になりインバー
タ回路３９が活性化されると、入出力ピンＰｂ１に入力
されたデータＤＡＴＡの論理を反転したデータＤＡＴＡ
を該入出力ピンＰｂ１に出力する。

【００５９】このように構成されたＣＰＵ１０及びメモ
リ３０は、テストモード信号に応答してテストモードに
なり、データＤＡＴＡ、及び、制御信号φＯＥＡ，φＩ
ＮＢ，φＯＥＢを図２に示すように遷移させる。尚、制
御信号φＯＥＡの立ち上がりを第１ステップ、制御信号
φＩＮＢの立ち上がりを第２ステップ、制御信号φＯＥ
Ｂの立ち上がりを第３ステップとする。

【００６０】先ず、ＣＰＵ１０は、テストモード信号に
応答して、特定の入出力ピンＰａ１〜Ｐａｎを物理アド
レス順に順次選択する。即ち、ＣＰＵ１０は、入出力ピ
ンＰａ１〜Ｐａｎの論理値を順次「１」とすべく、テス
トモード信号の入力から所定時間経過後に、内部回路
（図示略）から論理値「１」のデータＤＡＴＡを各入出
力ピンＰａ１〜Ｐａｎに対応したデータ出力部１１に出
力する。つまり、ＣＰＵ１０は、各入出力ピンＰａ１〜
Ｐａｎの論理値が「１０００・・・０」、「０１００・
・・０」、「００１０・・・０」、・・・、「００００
・・・１」と順次変化するように動作する。尚、入出力
ピンＰａ１〜入出力ピンＰａｎの各回路は同様に動作す
るため、以下には、入出力ピンＰａ１を中心に説明す
る。

【００６１】（１）ＣＰＵ１０とメモリ３０とが正常に
接続されている場合。 （１−１）今、ＣＰＵ１０の内部回路から第１論理信号
として論理値「１」のデータＤＡＴＡが出力されている
とする。

【００６２】第１ステップでは、制御信号φＯＥＡが立
ち上がり、ＰＭＯＳトランジスタ１６及びＮＭＯＳトラ
ンジスタ１７がオンされ、インバータ回路１３が活性化
される。そして、インバータ回路１３は、論理値「１」
のデータＤＡＴＡをＣＰＵ１０の入出力ピンＰａ１に出
力する。

【００６３】ＣＰＵ１０の入出力ピンＰａ１に論理値
「１」のデータＤＡＴＡが出力されると、該データＤＡ
ＴＡがバス線ＤＢ１及びメモリ３０の入出力ピンＰｂ１
を介してラッチ部３１に入力される。

【００６４】第２ステップでは、制御信号φＩＮＢが立
ち上がると、制御信号Ｍが所定時間Ｌレベルになる。す
ると、その所定時間内、リセット回路３６は活性状態と
なるため、該回路３６は論理値「１」のデータＤＡＴＡ
に基づいて、ノードＮの電位をＬレベル（論理値
「０」）にリセットする。その後、転送ゲート３３に遅
延回路３５ｃを介して制御信号φＩＮＢが入力され、制
御信号Ｍが立ち上がると、転送ゲート３３が導通状態に
なるとともに、インバータ回路３６ａが非活性化され
る。すると、入出力ピンＰｂ１に入力されたデータＤＡ
ＴＡが転送ゲート３３を介してラッチ回路３４に入力さ
れる。ラッチ回路３４は、データＤＡＴＡをラッチし、
ノードＮを論理値「１」となるように電位を保持する。
その後、制御信号φＯＥＡが立ち下がり、インバータ回
路１３が非活性化される。

【００６５】次に、第３ステップでは、制御信号φＯＥ
Ｂが立ち上がると、転送ゲート３７が導通状態になると
ともに、インバータ回路３９が活性化される。すると、
インバータ回路３９には、ラッチ回路３４にてラッチし
たデータＤＡＴＡが入力される。そして、インバータ回
路３９は、論理を反転したデータＤＡＴＡ、即ち第２論
理信号として論理値「０」のデータＤＡＴＡをメモリ３
０の入出力ピンＰｂ１に出力する。

【００６６】メモリ３０の入出力ピンＰｂ１に論理値
「０」のデータＤＡＴＡが出力されると、該データＤＡ
ＴＡがバス線ＤＢ１を介してＣＰＵ１０の入出力ピンＰ
ａ１に入力される。メモリ３０から論理値「０」のデー
タＤＡＴＡが返送されると、データ比較部１２は、返送
された論理値「０」のデータＤＡＴＡと、ＣＰＵ１０の
内部回路から出力された論理値「１」のデータＤＡＴＡ
との比較演算を行う。そして、データ比較部１２は、そ
の比較演算に基づいてＨレベルの判定信号φＪＤＧを出
力する。

【００６７】（１−２）次に、ＣＰＵ１０の内部回路か
ら第１論理信号として論理値「０」のデータＤＡＴＡが
出力されているとする。上記（１−１）と同様に、第１
ステップでは、Ｈレベルの制御信号φＯＥＡに応答して
インバータ回路１３が活性化され、論理値「０」のデー
タＤＡＴＡが入出力ピンＰａ１に出力される。

【００６８】第２ステップでは、Ｈレベルの制御信号φ
ＩＮＢに応答して、先ずリセット回路３６が活性化さ
れ、論理値「０」のデータＤＡＴＡに基づいて、ノード
Ｎの電位をＬレベル（論理値「１」）にリセットする。
その後、転送ゲート３３が導通状態になり、ラッチ回路
３４は入出力ピンＰｂ１、転送ゲート３３を介して入力
されるデータＤＡＴＡをラッチする。

【００６９】第３ステップでは、Ｈレベルの制御信号φ
ＯＥＢに応答して転送ゲート３７が導通状態になり、イ
ンバータ回路３９が活性化される。そして、インバータ
回路３９は、第２論理信号として論理値「１」のデータ
ＤＡＴＡをメモリ３０の入出力ピンＰｂ１に出力する。

【００７０】データ比較部１２は、返送された論理値
「１」のデータＤＡＴＡと、ＣＰＵ１０の内部回路から
出力された論理値「０」のデータＤＡＴＡとを比較し、
Ｈレベルの判定信号φＪＤＧを出力する。

【００７１】このように（１−１），（１−２）に示す
ように、内部回路から出力されるデータＤＡＴＡの論理
値にかかわらず、ともに第３ステップでＨレベルの判定
信号φＪＤＧが出力されると、ＣＰＵ１０は、入出力ピ
ンＰａ１，Ｐｂ１及びバス線ＤＢ１が正常に接続されて
いると認識する。

【００７２】又、メモリ３０がＣＰＵ１０にデータＤＡ
ＴＡを返送するとき（第３ステップ）、その前のステッ
プ（第１ステップ）でバス線ＤＢ１〜ＤＢｎが該データ
ＤＡＴＡの論理値と逆の論理値とされる。従って、バス
線ＤＢ１〜ＤＢｎ上の残留電荷が上記した接続判定に悪
影響を与えない。

【００７３】（２−１）ＣＰＵ１０とメモリ３０との間
のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐａ
ｎ，Ｐｂ１〜Ｐｂｎいずれかが、物理的に近接するそれ
らとショート不良が発生している場合。

【００７４】今、論理値「１」を出力する入出力ピンＰ
ａ１，Ｐｂ１、バス線ＤＢ１と、論理値「０」を出力す
る入出力ピンＰａ２，Ｐｂ２、バス線ＤＢ２との間でシ
ョートしているとする。この場合、入出力ピンＰａ１の
電位と、入出力ピンＰａ２の電位が同様に変化する。そ
のため、入出力ピンＰａ２の論理値の変化が正常時と逆
になり、第３ステップでデータＤＡＴＡと入出力ピンＰ
ａ２の論理値が一致し、入出力ピンＰａ２に対応するデ
ータ比較部１２は、第３ステップでＬレベルの判定信号
φＪＤＧを出力する。

【００７５】又、入出力ピンＰａ１，Ｐｂ１、バス線Ｄ
Ｂ１の論理値が「０」になり、入出力ピンＰａ２，Ｐｂ
２、バス線ＤＢ２の論理値が「１」になると、上記と同
様に、入出力ピンＰａ１の論理値の変化が正常時と逆に
なる。そのため、第３ステップでデータＤＡＴＡと入出
力ピンＰａ１の論理値が一致し、入出力ピンＰａ１に対
応するデータ比較部１２は、第３ステップでＬレベルの
判定信号φＪＤＧを出力する。

【００７６】そして、第３ステップでデータ比較部１２
からＬレベルの判定信号φＪＤＧが出力されると、ＣＰ
Ｕ１０は、そのデータ比較部１２に対応する入出力ピン
Ｐａ１，Ｐａ２におけるＣＰＵ１０とメモリ３０との間
の接続が異常（不良）であると認識する。

【００７７】（２−２）ＣＰＵ１０とメモリ３０との間
のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐａ
ｎ，Ｐｂ１〜Ｐｂｎのいずれかが、グランドＧＮＤ側の
配線又は入出力ピンとショートした場合。

【００７８】仮に、入出力ピンＰａ１，Ｐｂ１、バス線
ＤＢ１が、グランドＧＮＤ側の配線又は入出力ピンとシ
ョートしているとする。この場合、ＣＰＵ１０の出力ド
ライバであるインバータ回路１３の駆動能力がバス線Ｄ
Ｂ１の電荷のリーク量より劣っていると、入出力ピンＰ
ａ１の論理値が常に「０」になる。そのため、内部回路
から論理値「０」のデータＤＡＴＡが出力されていると
き、第３ステップでデータＤＡＴＡと入出力ピンＰａ１
の論理値が一致するため、入出力ピンＰａ１に対応する
データ比較部１２は、第３ステップでＬレベルの判定信
号φＪＤＧを出力する。

【００７９】そして、第３ステップでデータ比較部１２
からＬレベルの判定信号φＪＤＧが出力されると、ＣＰ
Ｕ１０は、そのデータ比較部１２に対応する入出力ピン
Ｐａ１におけるＣＰＵ１０とメモリ３０との間の接続が
異常（不良）であると認識する。

【００８０】又、ＣＰＵ１０の出力ドライバであるイン
バータ回路１３の駆動能力がバス線ＤＢ１の電荷のリー
ク量より勝っていると、入出力ピンＰａ１の論理値が正
常時と同様に変化する。ところが、メモリ３０の出力ド
ライバであるインバータ回路３９の駆動能力がバス線Ｄ
Ｂ１のリーク量より劣っていると、論理値「１」のデー
タＤＡＴＡをＣＰＵ１０に返送できない。従って、第３
ステップとなっても、入出力ピンＰａ１の論理値が
「０」となる。

【００８１】つまり、内部回路から論理値「０」のデー
タＤＡＴＡが出力されているとき、第３ステップでデー
タＤＡＴＡと入出力ピンＰａ１の論理値が一致するた
め、入出力ピンＰａ１に対応するデータ比較部１２は、
第３ステップでＬレベルの判定信号φＪＤＧを出力す
る。従って、ＣＰＵ１０は、上記と同様に、そのデータ
比較部１２に対応する入出力ピンＰａ１におけるＣＰＵ
１０とメモリ３０との間の接続が異常（不良）であると
認識する。

【００８２】（２−３）ＣＰＵ１０とメモリ３０との間
のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐａ
ｎ，Ｐｂ１〜Ｐｂｎのいずれかが、高電位電源ＶCC側の
配線又は入出力ピンとショートした場合。

【００８３】仮に、入出力ピンＰａ１，Ｐｂ１、バス線
ＤＢ１が、高電位側電源ＶCC側の配線又は入出力ピンと
ショートしているとする。この場合、ＣＰＵ１０の出力
ドライバであるインバータ回路１３の駆動能力がバス線
ＤＢ１のリーク量より劣っていると、入出力ピンＰａ１
の論理値が常に「１」になる。そのため、内部回路から
論理値「１」のデータＤＡＴＡが出力されているとき、
第３ステップでデータＤＡＴＡと入出力ピンＰａ１の論
理値が一致するため、データ比較部１２は、第３ステッ
プでＬレベルの判定信号φＪＤＧを出力する。

【００８４】そして、第３ステップでデータ比較部１２
からＬレベルの判定信号φＪＤＧが出力されると、ＣＰ
Ｕ１０は、そのデータ比較部１２に対応する入出力ピン
Ｐａ１におけるＣＰＵ１０とメモリ３０との間の接続が
異常（不良）であると認識する。

【００８５】又、ＣＰＵ１０の出力ドライバであるイン
バータ回路１３の駆動能力がバス線ＤＢ１の電荷のリー
ク量より勝っていると、入出力ピンＰａ１の論理値が正
常時と同様に変化する。ところが、メモリ３０の出力ド
ライバであるインバータ回路３９の駆動能力がバス線Ｄ
Ｂ１のリーク量より劣っていると、論理値「０」のデー
タＤＡＴＡをＣＰＵ１０に返送できない。従って、第３
ステップとなっても、入出力ピンＰａ１の論理値が
「１」となる。

【００８６】つまり、内部回路から論理値「１」のデー
タＤＡＴＡが出力されているとき、第３ステップでデー
タＤＡＴＡと入出力ピンＰａ１の論理値が一致するた
め、入出力ピンＰａ１に対応するデータ比較部１２は、
第３ステップでＬレベルの判定信号φＪＤＧを出力す
る。従って、ＣＰＵ１０は、上記と同様に、そのデータ
比較部１２に対応する入出力ピンＰａ１におけるＣＰＵ
１０とメモリ３０との間の接続が異常（不良）であると
認識する。

【００８７】このように、上記（２−１）〜（２−３）
に示すように、内部回路から出力されるデータＤＡＴＡ
の論理値が「１」又は「０」のいずれかのときに、第３
ステップでＬレベルの判定信号φＪＤＧが出力される
と、ＣＰＵ１０は、該ＣＰＵ１０とメモリ３０との間で
ショート不良が発生していると認識する。

【００８８】（３）ＣＰＵ１０とメモリ３０との間でオ
ープン不良が発生している場合。 仮に、入出力ピンＰａ１におけるＣＰＵ１０とメモリ３
０との間でオープン不良が発生しているとする。

【００８９】今、内部回路から出力されるデータＤＡＴ
Ａの論理値が「１」のとき、第１ステップでインバータ
回路１３が活性化され、ＣＰＵ１０の入出力ピンＰａ１
が論理値「１」となる。ところが、第３ステップにおい
ては、ＣＰＵ１０の入出力ピンＰａ１にメモり３０から
データＤＡＴＡが返送されないため、入出力ピンＰａ１
の論理値は「１」のままである。従って、データ比較部
１２は、第３ステップで内部回路からのデータＤＡＴＡ
と入出力ピンＰａ１の論理値が一致するため、Ｌレベル
の判定信号φＪＤＧを出力する。

【００９０】同様に、内部回路から出力されるデータＤ
ＡＴＡの論理値が「０」のとき入出力ピンＰａ１の論理
値は「０」のままとなり、データ比較部１２は、第３ス
テップでＬレベルの判定信号φＪＤＧを出力する。

【００９１】そして、第３ステップでデータ比較部１２
からＬレベルの判定信号φＪＤＧが出力されると、ＣＰ
Ｕ１０は、そのデータ比較部１２に対応する入出力ピン
Ｐａ１におけるＣＰＵ１０とメモリ３０との間の接続が
異常（不良）であると認識する。又、上記したように内
部回路から出力されるデータＤＡＴＡの論理値にかかわ
らず、ともに第３ステップでＬレベルの判定信号φＪＤ
Ｇが出力されると、ＣＰＵ１０は、該ＣＰＵ１０とメモ
リ３０との間でオープン不良が発生していると認識す
る。

【００９２】上記したように、この形態では、内部回路
から出力されるデータＤＡＴＡの論理値にかかわらず、
ともに第３ステップでＨレベルの判定信号φＪＤＧが出
力されると、ＣＰＵ１０は、該ＣＰＵ１０とメモリ３０
との接続が正常であると認識する。言い換えれば、それ
以外である場合には、ＣＰＵ１０は、該ＣＰＵ１０とメ
モリ３０との間でオープン不良、若しくはショート不良
が発生していると認識する。

【００９３】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）先ず、第１ステップでは、物理アドレス順に選択
されたＣＰＵ１０の入出力ピンＰａ１〜Ｐａｎからは論
理値「１」のデータＤＡＴＡが、選択されていない入出
力ピンＰａ１〜Ｐａｎからは論理値「０」のデータＤＡ
ＴＡが出力される。第２ステップでは、メモリ３０の入
出力ピンＰｂ１〜Ｐｂｎに入力されるデータＤＡＴＡが
ラッチされる。第３ステップにおいて、データ比較部１
２では、内部回路からのデータＤＡＴＡの論理値とメモ
リ３０から返送された入出力ピンＰａ１〜Ｐａｎの論理
値との比較演算が行われ、その比較結果に基づくレベル
の判定信号φＪＤＧによって、バス線ＤＢ１〜ＤＢｎに
おけるオープン不良、若しくはショート不良の発生を容
易に認識することができる。

【００９４】又、メモリ３０がＣＰＵ１０にデータＤＡ
ＴＡを返送するとき（第３ステップ）、その前のステッ
プ（第１ステップ）でバス線ＤＢ１〜ＤＢｎが該データ
ＤＡＴＡの論理値と逆の論理値とされる。従って、バス
線ＤＢ１〜ＤＢｎ上の残留電荷が上記した接続判定に悪
影響を与えない。

【００９５】更に、ＣＰＵ１０とメモリ３０との間で
は、データＤＡＴＡの授受が行われる。そのため、ＣＰ
Ｕ１０及びメモリ３０の出力ドライバ（インバータ回路
１３，３９）の駆動能力をともに考慮した上で、上記し
た接続の良否判定が行われることになる。従って、従来
生じていたＣＰＵ１０及びメモリ３０の出力ドライバの
駆動能力差による誤検出が防止される。

【００９６】更に又、ＣＰＵ１０とメモリ３０との間で
双方向にデータＤＡＴＡをやり取りし、１つのデータ比
較部１２で上記判定を行うようにしたので、メモリ３０
の回路面積が増大しない。その結果、本実施の形態で
は、メモリ３０の回路面積を増大させることなく、確実
なＣＰＵ１０とメモリ３０との間のオープン・ショート
試験を行うことができる。

【００９７】（２）ラッチ部３１には、メモリ３０の入
出力ピンＰｂ１〜Ｐｂｎに入力されたデータＤＡＴＡに
基づいてラッチ回路３４をリセットするリセット回路３
６が備えられる。従って、前にラッチ回路３４でラッチ
したデータＤＡＴＡが該回路３４に残ることが防止でき
る。

【００９８】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図３及び図４に従って説明す
る。尚、説明の便宜上、図１に示す第１の実施の形態と
同様の構成については同一の符号を付してその説明を一
部省略する。

【００９９】図３に示すように、ＣＰＵ１０ａ内には、
入出力ピンＰａ１〜Ｐａｎに対して、それぞれデータ出
力部１１ａ、データ比較部１２ａ、及び、データ反転部
２６が備えられる。尚、それぞれのデータ出力部１１
ａ、データ比較部１２ａ、及び、データ反転部２６の回
路構成は同じであるので、入出力ピンＰａ１を代表して
説明する。

【０１００】データ出力部１１ａは、３つのインバータ
回路１３〜１５及び各ＭＯＳトランジスタ１６，１７に
加え、新たにＮＯＲ回路２７が付加される。ＮＯＲ回路
２７には、制御信号φＯＥＡと制御信号φＲＥＶが入力
される。ＮＯＲ回路２７の出力信号は、ＰＭＯＳトラン
ジスタ１６のゲートに入力されるとともに、ＮＭＯＳト
ランジスタ１７のゲートにインバータ回路１４を介して
入力される。つまり、データ出力部１１ａは、制御信号
φＯＥＡ，φＲＥＶのいずれかが立ち上がると、インバ
ータ回路１３が活性化され、データＤＡＴＡを入出力ピ
ンＰａ１に出力する。

【０１０１】データ比較部１２ａは、前記第１実施形態
のデータ比較部１２から入出力ピンＰａ１に接続される
初段のインバータ回路２２が省略され、２つのＮＡＮＤ
回路１８，１９、ＮＯＲ回路２０、及び、４つのインバ
ータ回路２１，２３〜２５で構成される。このような構
成のデータ比較部１２ａは、データＤＡＴＡと入出力ピ
ンＰａ１の論理値が一致するときにＨレベルの判定信号
φＪＤＧを出力し、不一致のときにＬレベルの判定信号
φＪＤＧを出力する。

【０１０２】データ反転部２６は、ＣＭＯＳ型の転送ゲ
ート２８及びインバータ回路２９で構成される。転送ゲ
ート２８は、インバータ回路１５と並列に接続される。
転送ゲート２８のＰＭＯＳトランジスタのゲートには制
御信号φＲＥＶがインバータ回路２９を介して入力さ
れ、ＮＭＯＳトランジスタのゲートには制御信号φＲＥ
Ｖが入力される。つまり、制御信号φＲＥＶがＬレベル
のとき転送ゲート２８が非導通状態となり、データＤＡ
ＴＡはインバータ回路１５を介してインバータ回路１３
に入力される。制御信号φＲＥＶがＨレベルになると転
送ゲート２８が導通状態となり、データＤＡＴＡは転送
ゲート２８を介してインバータ回路１３に入力される。

【０１０３】これに対し、メモリ３０ａ内には、入出力
ピンＰｂ１〜Ｐｂｎに対して、それぞれ前記第１実施形
態と同様に構成されたラッチ部３１と論理部３２とが備
えられる。尚、以下には、入出力ピンＰｂ１を代表して
説明する。

【０１０４】この形態と前記第１実施形態とが異なる点
は、ラッチ回路３４の出力ノードがインバータ回路３４
ａの出力端子となり、該出力端子に転送ゲート３７が接
続される。つまり、ラッチ部３１は、Ｈレベルの制御信
号φＩＮＢに応答して転送ゲート３３が導通状態になる
と、入出力ピンＰｂ１に入力されるデータＤＡＴＡをラ
ッチ回路３４にてラッチする。論理部３２は、Ｈレベル
の制御信号φＯＥＢに応答して転送ゲート３７が導通状
態になりインバータ回路３９が活性化されると、入出力
ピンＰｂ１に入力されたデータＤＡＴＡと同一論理のデ
ータＤＡＴＡを該入出力ピンＰｂ１に出力する。

【０１０５】このように構成されたＣＰＵ１０ａ及びメ
モリ３０ａは、テストモード信号に応答してテストモー
ドになり、データＤＡＴＡ、及び、制御信号φＯＥＡ，
φＩＮＢ，φＲＥＶ，φＯＥＢを図４に示すように遷移
させる。尚、制御信号φＯＥＡの立ち上がりを第１ステ
ップ、制御信号φＩＮＢの立ち上がりを第２ステップ、
制御信号φＲＥＶの立ち上がりを第３ステップ、制御信
号φＯＥＢの立ち上がりを第４ステップとする。

【０１０６】先ず、ＣＰＵ１０ａは、第１実施形態と同
様に、テストモード信号に応答して、特定の入出力ピン
Ｐａ１〜Ｐａｎの論理値を順次「１」とすべく、該信号
の入力から所定時間経過後に、内部回路（図示略）から
論理値「１」のデータＤＡＴＡを各入出力ピンＰａ１〜
Ｐａｎに対応したデータ出力部１１ａに出力する。尚、
入出力ピンＰａ１〜入出力ピンＰａｎの各回路は同様に
動作するため、以下には、入出力ピンＰａ１を中心に説
明する。

【０１０７】（１）ＣＰＵ１０ａとメモリ３０ａとが正
常に接続されている場合。 （１−１）今、ＣＰＵ１０ａの内部回路から論理値
「１」のデータＤＡＴＡが出力されているとする。

【０１０８】第１ステップでは、制御信号φＯＥＡが立
ち上がり、ＰＭＯＳトランジスタ１６及びＮＭＯＳトラ
ンジスタ１７がオンされ、インバータ回路１３が活性化
される。このとき、制御信号φＲＥＶがＬレベルである
ので、転送ゲート２８は非導通状態となっている。その
ため、インバータ回路１３は、論理値「１」のデータＤ
ＡＴＡをＣＰＵ１０ａの入出力ピンＰａ１に出力する。
このとき、データＤＡＴＡの論理値が「１」、入出力ピ
ンＰａ１の論理値が「１」になると、データ比較部１２
ａはＨレベルの判定信号φＪＤＧを出力する。

【０１０９】ＣＰＵ１０ａの入出力ピンＰａ１に論理値
「１」のデータＤＡＴＡが出力されると、該データＤＡ
ＴＡがバス線ＤＢ１及びメモリ３０ａの入出力ピンＰｂ
１を介してラッチ部３１に入力される。

【０１１０】第２ステップでは、制御信号φＩＮＢが立
ち上がると、制御信号Ｍが所定時間Ｌレベルになる。す
ると、その所定時間内、インバータ回路３６ａは活性状
態となるため、該回路３６ａは論理値「１」のデータＤ
ＡＴＡに基づいて、ノードＮの電位をＬレベル（論理値
「０」）にリセットする。その後、転送ゲート３３に遅
延回路３５ｃを介して制御信号φＩＮＢが入力され、制
御信号Ｍが立ち上がると、転送ゲート３３が導通状態に
なるとともに、インバータ回路３６ａが非活性化され
る。すると、入出力ピンＰｂ１に入力されたデータＤＡ
ＴＡが転送ゲート３３を介してラッチ回路３４に入力さ
れ、ラッチ回路３４にてラッチされる。その後、制御信
号φＯＥＡが立ち下がり、インバータ回路１３が非活性
化される。

【０１１１】第３ステップでは、制御信号φＲＥＶが立
ち上がり、転送ゲート２８が導通状態となる。このと
き、インバータ回路１３も活性化状態となる。そのた
め、インバータ回路１３は、内部回路から出力された論
理値「１」のデータＤＡＴＡに基づいて、論理を反転し
た論理値「０」のデータＤＡＴＡをＣＰＵ１０ａの入出
力ピンＰａ１に出力する。このとき、データＤＡＴＡの
論理値が「１」、入出力ピンＰａ１の論理値が「０」に
なると、データ比較部１２ａはＬレベルの判定信号φＪ
ＤＧを出力する。そして、バス線ＤＢ１がＬレベル（論
理値「０」）になる。その後、制御信号φＲＥＶが立ち
下がると、転送ゲート２８が非導通状態となるととも
に、インバータ回路１３が非活性化される。

【０１１２】第４ステップでは、制御信号φＯＥＢが立
ち上がると、転送ゲート３７が導通状態になるととも
に、インバータ回路３９が活性化される。すると、イン
バータ回路３９には、ラッチ回路３４にてラッチしたデ
ータＤＡＴＡが入力される。そして、インバータ回路３
９は、メモリ３０ａに入力されたデータＤＡＴＡと同一
論理のデータＤＡＴＡ、即ち論理値「１」のデータＤＡ
ＴＡをメモリ３０ａの入出力ピンＰｂ１に出力する。

【０１１３】メモリ３０ａの入出力ピンＰｂ１に論理値
「１」のデータＤＡＴＡが出力されると、該データＤＡ
ＴＡがバス線ＤＢ１を介してＣＰＵ１０ａの入出力ピン
Ｐａ１に入力される。メモリ３０ａから論理値「１」の
データＤＡＴＡが返送されると、データ比較部１２ａ
は、返送された論理値「１」のデータＤＡＴＡと、ＣＰ
Ｕ１０ａの内部回路から出力された論理値「１」のデー
タＤＡＴＡとの比較演算を行う。そして、データ比較部
１２ａは、その比較演算に基づいてＨレベルの判定信号
φＪＤＧを出力する。

【０１１４】（１−２）次に、ＣＰＵ１０ａの内部回路
から論理値「０」のデータＤＡＴＡが出力されていると
する。 上記（１−１）と同様に、第１ステップでは、Ｈレベル
の制御信号φＯＥＡに応答してインバータ回路１３が活
性化され、論理値「０」のデータＤＡＴＡが入出力ピン
Ｐａ１に出力される。

【０１１５】第２ステップでは、Ｈレベルの制御信号φ
ＩＮＢに応答して、先ずリセット回路３６が活性化さ
れ、論理値「０」のデータＤＡＴＡに基づいて、ノード
Ｎの電位をＬレベル（論理値「１」）にリセットする。
その後、転送ゲート３３が導通状態になり、ラッチ回路
３４は入出力ピンＰｂ１、転送ゲート３３を介して入力
されるデータＤＡＴＡをラッチする。

【０１１６】第３ステップでは、Ｈレベルの制御信号φ
ＲＥＶに応答して内部回路からのデータＤＡＴＡの論理
を反転した論理値「１」のデータＤＡＴＡを入出力ピン
Ｐａ１に出力する。

【０１１７】第４ステップでは、Ｈレベルの制御信号φ
ＯＥＢに応答して転送ゲート３７が導通状態になり、イ
ンバータ回路３９が活性化される。そして、インバータ
回路３９は、論理値「０」のデータＤＡＴＡをメモリ３
０ａの入出力ピンＰｂ１に出力する。

【０１１８】データ比較部１２ａは、返送された論理値
「０」のデータＤＡＴＡと、ＣＰＵ１０ａの内部回路か
ら出力された論理値「０」のデータＤＡＴＡとの比較演
算し、Ｈレベルの判定信号φＪＤＧを出力する。

【０１１９】このように（１−１），（１−２）に示す
ように、第４ステップでＨレベルの判定信号φＪＤＧが
出力されると、ＣＰＵ１０ａは、入出力ピンＰａ１，Ｐ
ｂ１及びバス線ＤＢ１が正常に接続されていると認識す
る。

【０１２０】又、メモリ３０ａがＣＰＵ１０ａにデータ
ＤＡＴＡを返送するとき（第４ステップ）、その前のス
テップ（第３ステップ）でバス線ＤＢ１〜ＤＢｎが該デ
ータＤＡＴＡの論理値と逆の論理値とされる。従って、
バス線ＤＢ１〜ＤＢｎ上の残留電荷が上記した接続判定
に悪影響を与えない。

【０１２１】（２−１）ＣＰＵ１０ａとメモリ３０ａと
の間のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐ
ａｎ，Ｐｂ１〜Ｐｂｎいずれかが、物理的に近接するそ
れらとショート不良が発生している場合。

【０１２２】今、論理値「１」を出力する入出力ピンＰ
ａ１，Ｐｂ１、バス線ＤＢ１と、論理値「０」を出力す
る入出力ピンＰａ２，Ｐａ２、バス線ＤＢ２との間でシ
ョートしているとする。この場合、入出力ピンＰａ１の
電位と、入出力ピンＰａ２の電位が同様に変化する。そ
のため、入出力ピンＰａ２の論理値の変化が正常時と逆
になるため、第４ステップでデータＤＡＴＡと入出力ピ
ンＰａ２の論理値が不一致となり、入出力ピンＰａ２に
対応するデータ比較部１２ａは、Ｌレベルの判定信号φ
ＪＤＧを出力する。

【０１２３】又、入出力ピンＰａ１，Ｐｂ１、バス線Ｄ
Ｂ１の論理値が「０」になり、入出力ピンＰａ２，Ｐａ
２、バス線ＤＢ２の論理値が「１」になると、上記と同
様に、入出力ピンＰａ１の論理値の変化が正常時と逆に
なる。そのため、第４ステップでデータＤＡＴＡと入出
力ピンＰａ１の論理値が不一致となり、入出力ピンＰａ
１に対応するデータ比較部１２ａは、Ｌレベルの判定信
号φＪＤＧを出力するそして、第４ステップでデータ比
較部１２ａからＬレベルの判定信号φＪＤＧが出力され
ると、ＣＰＵ１０ａは、そのデータ比較部１２ａに対応
する入出力ピンＰａ１，Ｐａ２におけるＣＰＵ１０ａと
メモリ３０ａとの間の接続が異常（不良）であると認識
する。

【０１２４】（２−２）ＣＰＵ１０ａとメモリ３０ａと
の間のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐ
ａｎ，Ｐｂ１〜Ｐｂｎいずれかが、グランドＧＮＤ側の
配線又は入出力ピンとショートした場合。

【０１２５】仮に、入出力ピンＰａ１，Ｐｂ１、バス線
ＤＢ１が、グランドＧＮＤ側の配線又は入出力ピンとシ
ョートしているとする。この場合、ＣＰＵ１０ａの出力
ドライバであるインバータ回路１３の駆動能力がバス線
ＤＢ１の電荷のリーク量より劣っていると、入出力ピン
Ｐａ１の論理値が常に「０」になる。そのため、内部回
路から論理値「１」のデータＤＡＴＡが出力されている
とき、第４ステップでデータＤＡＴＡと入出力ピンＰａ
１の論理値が不一致となり、入出力ピンＰａ１に対応す
るデータ比較部１２ａは、第４ステップでＬレベルの判
定信号φＪＤＧを出力する。

【０１２６】そして、第４ステップでデータ比較部１２
ａからＬレベルの判定信号φＪＤＧが出力されると、Ｃ
ＰＵ１０ａは、そのデータ比較部１２ａに対応する入出
力ピンＰａ１におけるＣＰＵ１０ａとメモリ３０ａとの
間の接続が異常（不良）であると認識する。

【０１２７】又、ＣＰＵ１０ａの出力ドライバであるイ
ンバータ回路１３の駆動能力がバス線ＤＢ１の電荷のリ
ーク量より勝っていると、入出力ピンＰａ１の論理値が
正常時と同様に変化する。ところが、メモリ３０ａの出
力ドライバであるインバータ回路３９の駆動能力がバス
線ＤＢ１のリーク量より劣っていると、論理値「１」の
データＤＡＴＡをＣＰＵ１０に返送できない。従って、
第４ステップとなっても、入出力ピンＰａ１の論理値が
「０」となる。

【０１２８】つまり、内部回路から論理値「１」のデー
タＤＡＴＡが出力されているとき、第４ステップでデー
タＤＡＴＡと入出力ピンＰａ１の論理値が不一致となる
ため、入出力ピンＰａ１に対応するデータ比較部１２ａ
は、第４ステップでＬレベルの判定信号φＪＤＧを出力
する。従って、ＣＰＵ１０ａは、上記と同様に、そのデ
ータ比較部１２ａに対応する入出力ピンＰａ１における
ＣＰＵ１０ａとメモリ３０ａとの間の接続が異常（不
良）であると認識する。

【０１２９】（２−３）ＣＰＵ１０ａとメモリ３０ａと
の間のバス線ＤＢ１〜ＤＢｎ又は入出力ピンＰａ１〜Ｐ
ａｎ，Ｐｂ１〜Ｐｂｎいずれかが、高電位電源ＶCC側の
配線又は入出力ピンとショートした場合。

【０１３０】仮に、入出力ピンＰａ１，Ｐｂ１、バス線
ＤＢ１が、高電位電源ＶCC側の配線又は入出力ピンとシ
ョートしているとする。この場合、ＣＰＵ１０ａの出力
ドライバであるインバータ回路１３の駆動能力がバス線
ＤＢ１の電荷のリーク量より劣っていると、入出力ピン
Ｐａ１〜Ｐａｎの論理値が常に「１」になる。そのた
め、内部回路から論理値「０」のデータＤＡＴＡが出力
されているとき、第４ステップでデータＤＡＴＡと入出
力ピンＰａ１の論理値が不一致となるため、データ比較
部１２ａは、第４ステップでＬレベルの判定信号φＪＤ
Ｇを出力する。

【０１３１】そして、第４ステップでデータ比較部１２
ａからＬレベルの判定信号φＪＤＧが出力されると、Ｃ
ＰＵ１０ａは、そのデータ比較部１２ａに対応する入出
力ピンＰａ１におけるＣＰＵ１０ａとメモリ３０ａとの
間の接続が異常（不良）であると認識する。

【０１３２】又、ＣＰＵ１０ａの出力ドライバであるイ
ンバータ回路１３の駆動能力がバス線ＤＢ１の電荷のリ
ーク量より勝っていると、入出力ピンＰａ１の論理値が
正常時と同様に変化する。ところが、メモリ３０ａの出
力ドライバであるインバータ回路３９の駆動能力がバス
線ＤＢ１のリーク量より劣っていると、論理値「０」の
データＤＡＴＡをＣＰＵ１０に返送できない。従って、
第４ステップとなっても、入出力ピンＰａ１の論理値が
「１」となる。

【０１３３】つまり、内部回路から論理値「０」のデー
タＤＡＴＡが出力されているとき、第４ステップでデー
タＤＡＴＡと入出力ピンＰａ１の論理値が不一致となる
ため、入出力ピンＰａ１に対応するデータ比較部１２ａ
は、第４ステップでＬレベルの判定信号φＪＤＧを出力
する。従って、ＣＰＵ１０ａは、上記と同様に、そのデ
ータ比較部１２ａに対応する入出力ピンＰａ１における
ＣＰＵ１０ａとメモリ３０ａとの間の接続が異常（不
良）であると認識する。

【０１３４】このように、上記（２−１）〜（２−３）
に示すように、内部回路から出力されるデータＤＡＴＡ
の論理値が「１」又は「０」のいずれかのときに、第４
ステップでＬレベルの判定信号φＪＤＧが出力される
と、ＣＰＵ１０ａは、該ＣＰＵ１０ａとメモリ３０ａと
の間でショート不良が発生していると認識する。

【０１３５】（３）ＣＰＵ１０ａとメモリ３０ａとの間
でオープン不良が発生している場合。 仮に、入出力ピンＰａ１，Ｐｂ１間でオープン不良が発
生しているとする。

【０１３６】今、内部回路から出力されるデータＤＡＴ
Ａの論理値が「１」のとき、第１ステップでインバータ
回路１３が活性化され、ＣＰＵ１０ａの入出力ピンＰａ
１が論理値「１」となる。そして、第３ステップでデー
タ反転部２６の動作により入出力ピンＰａ１が論理値
「０」となる。ところが、第４ステップにおいては、Ｃ
ＰＵ１０ａの入出力ピンＰａ１にメモリ３０ａからデー
タＤＡＴＡが返送されないため、入出力ピンＰａ１の論
理値は「０」のままである。従って、データ比較部１２
ａは、第４ステップで内部回路からのデータＤＡＴＡと
入出力ピンＰａ１の論理値が不一致となるため、Ｌレベ
ルの判定信号φＪＤＧを出力する。

【０１３７】内部回路から出力されるデータＤＡＴＡの
論理値が「０」のとき、上記とは逆に第４ステップにお
いては、入出力ピンＰａ１の論理値は「１」のままであ
る。従って、データ比較部１２ａは、データＤＡＴＡと
入出力ピンＰａ１の論理値が不一致となるため、Ｌレベ
ルの判定信号φＪＤＧを出力する。

【０１３８】そして、第４ステップでデータ比較部１２
ａからＬレベルの判定信号φＪＤＧが出力されると、Ｃ
ＰＵ１０ａは、そのデータ比較部１２ａに対応する入出
力ピンＰａ１におけるＣＰＵ１０ａとメモリ３０ａとの
間の接続が異常（不良）であると認識する。又、上記し
たように内部回路から出力されるデータＤＡＴＡの論理
値にかかわらず、ともに第４ステップでＬレベルの判定
信号φＪＤＧが出力されると、ＣＰＵ１０ａは、該ＣＰ
Ｕ１０ａとメモリ３０ａとの間でオープン不良が発生し
ていると認識する。

【０１３９】上記したように、この形態では、内部回路
から出力されるデータＤＡＴＡの論理値にかかわらず、
ともに第４ステップでＨレベルの判定信号φＪＤＧが出
力されると、ＣＰＵ１０ａは、該ＣＰＵ１０ａとメモリ
３０ａとの接続が正常であると認識する。言い換えれ
ば、それ以外である場合には、ＣＰＵ１０ａは、該ＣＰ
Ｕ１０ａとメモリ３０ａとの間でオープン不良、若しく
はショート不良が発生していると認識する。

【０１４０】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）先ず、第１ステップでは、物理アドレス順に選択
されたＣＰＵ１０ａの入出力ピンＰａ１〜Ｐａｎからは
論理値「１」のデータＤＡＴＡが、選択されていない入
出力ピンＰａ１〜Ｐａｎからは論理値「０」のデータＤ
ＡＴＡが出力される。第２ステップでは、メモリ３０ａ
の入出力ピンＰｂ１〜Ｐｂｎに入力されるデータＤＡＴ
Ａがラッチされる。第３ステップでは、内部回路からの
データＤＡＴＡが反転され、その反転されたデータＤＡ
ＴＡがＣＰＵ１０ａの入出力ピンＰａ１〜Ｐａｎに出力
される。第４ステップにおいて、データ比較部１２ａで
は、内部回路からのデータＤＡＴＡの論理値とメモリ３
０ａから返送された入出力ピンＰａ１〜Ｐａｎの論理値
との比較演算が行われ、その比較結果に基づくレベルの
判定信号φＪＤＧによって、バス線ＤＢ１〜ＤＢｎにお
けるオープン不良、若しくはショート不良の発生を容易
に認識することができる。

【０１４１】又、メモリ３０ａがＣＰＵ１０ａにデータ
ＤＡＴＡを返送するとき（第４ステップ）、その前のス
テップ（第３ステップ）でバス線ＤＢ１〜ＤＢｎが該デ
ータＤＡＴＡの論理値と逆の論理値とされる。従って、
バス線ＤＢ１〜ＤＢｎ上の残留電荷が上記した接続判定
に悪影響を与えない。

【０１４２】更に、ＣＰＵ１０ａとメモリ３０ａとの間
では、データＤＡＴＡの授受が行われる（第１，第４ス
テップ）。そのため、ＣＰＵ１０ａ及びメモリ３０ａの
出力ドライバ（インバータ回路１３，３９）の駆動能力
をともに考慮した上で、上記した接続の良否判定が行わ
れることになる。従って、従来生じていたＣＰＵ１０ａ
及びメモリ３０ａの出力ドライバの駆動能力差による誤
検出が防止される。

【０１４３】更に又、ＣＰＵ１０ａとメモリ３０ａとの
間で双方向にデータＤＡＴＡをやり取りし、１つのデー
タ比較部１２ａで上記判定を行うようにしたので、メモ
リ３０ａの回路面積が増大しない。その結果、本実施の
形態では、メモリ３０ａの回路面積を増大させることな
く、確実なＣＰＵ１０ａとメモリ３０ａとの間のオープ
ン・ショート試験を行うことができる。

【０１４４】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図５に従って説明する。尚、
説明の便宜上、図２に示す第２の実施の形態と同様の構
成については同一の符号を付してその説明を一部省略す
る。

【０１４５】図５に示すように、メモリ３０ｂ内には、
２つのＯＲ回路４３，４４が付加されている。ＯＲ回路
４３は、テストモード用制御信号φＴＩと通常モード用
制御信号φＩＮを入力し、転送ゲート３３の導通・非導
通を切り替える制御信号φＩＮＢを出力する。ラッチ回
路３４の出力ノード（インバータ回路３４ａの出力端
子）は、ライト用内部バス線ＷＤＢを介して内部回路
（図示略）に接続される。

【０１４６】そして、テストモード時には、転送ゲート
３３がテストモード用制御信号φＴＩにより制御され、
メモリ３０ｂが上記したテストモード用の動作を行う。
一方、通常モード時には、転送ゲート３３が通常モード
用制御信号φＩＮにより制御され、入出力ピンＰｂ１〜
Ｐｂｎに入力された書き込みデータが転送ゲート３３、
ラッチ回路３４、及び、ライト用内部バス線ＷＤＢを介
して内部回路に出力される。

【０１４７】一方、ＯＲ回路４４は、テストモード用制
御信号φＴＯと通常モード用制御信号φＯＥを入力し、
インバータ回路３９の活性・非活性を切り替える制御信
号φＯＥＢを出力する。インバータ回路３９の入力端子
は、リード用内部バス線ＲＤＢを介して内部回路（図示
略）に接続される。又、転送ゲート３７のＰＭＯＳトラ
ンジスタのゲートにはテストモード用制御信号φＴＯが
インバータ回路３８を介して入力され、ＮＭＯＳトラン
ジスタのゲートにはテストモード用制御信号φＴＯが入
力される。

【０１４８】そして、テストモード時には、インバータ
回路３９及び転送ゲート３７がテストモード用制御信号
φＴＯにより制御され、メモリ３０ｂが上記したテスト
モード用の動作を行う。一方、通常モード時には、イン
バータ回路３９が通常モード用制御信号φＯＥにより制
御され、リード用内部バス線ＲＤＢに読み出された読み
出しデータがインバータ回路３９を介して入出力ピンＰ
ｂ１〜Ｐｂｎに出力される。

【０１４９】つまり、この形態では、メモリ３０ｂのラ
ッチ部３１及び論理部３２を各モード用にそれぞれ別個
に設けるのではなく共用することで、該メモリ３０ｂの
回路面積の増大が抑えられる。尚、この形態のＯＲ回路
４３，４４を第１の実施の形態に実施しても同様の作用
効果が得られる。

【０１５０】尚、本発明の実施の形態は以下のように変
更してもよい。 ○上記各実施の形態では、ＣＰＵ１０，１０ａは、特定
の入出力ピンＰａ１〜Ｐａｎの論理値を物理アドレス順
に順次「１」とすべく、テストモード信号の入力から所
定時間経過後に、内部回路から論理値「１」のデータＤ
ＡＴＡを各入出力ピンＰａ１〜Ｐａｎに対応したデータ
出力部１１，１１ａに出力する。つまり、ＣＰＵ１０，
１０ａは、各入出力ピンＰａ１〜Ｐａｎの論理値が「１
０００・・・０」、「０１００・・・０」、「００１０
・・・０」、・・・、「００００・・・１」と順次変化
させたが、以下の（イ）〜（ニ）ように変更してもよ
い。

【０１５１】（イ）ＣＰＵは、各入出力ピンの論理値
を、物理的に隣接する入出力ピン毎に異ならせた。つま
り、ＣＰＵは、各入出力ピンの論理値を「１０１０・・
１０」、「０１０１・・０１」と変化させる。このよう
にしても、その時々において、隣接する入出力ピンの論
理値が同様に変化すれば、隣接する入出力ピン（又は、
バス線）間のショートが検出される。つまり、上記各実
施の形態と同様に動作し、良否判定を行うことができ
る。又、同時に複数の入出力ピンを選択する、即ち複数
の入出力ピンに論理値「１」を出力することで、上記各
実施形態よりも、そのテスト時間の短縮を図ることが可
能となる。

【０１５２】（ロ）ＣＰＵは、各入出力ピンの論理値
を、物理的に隣接する複数の入出力ピン単位毎に異なら
せた。つまり、ＣＰＵは、各入出力ピンの論理値を、例
えば「１１００・・００」、「００１１・・１１」と変
化させる。このようにしても、その時々において、特定
の複数の入出力ピン以外で該ピンの論理値と同様に変化
すれば、その入出力ピン（又は、バス線）と特定の複数
の入出力ピン（又は、バス線）のいずれかとのショート
が検出される。つまり、上記各実施の形態と同様に動作
し、良否判定を行うことができる。

【０１５３】（ハ）特定の入出力ピンに対応したデータ
出力部、データ比較部、ラッチ部、論理部、（データ反
転部）を動作させるとともに、それ以外の入出力ピンで
はデータ比較部のみ動作させる。このようにしても、上
記各実施の形態と同様に動作し、良否判定を行うことが
できる。

【０１５４】（ニ）特定のバス線及び入出力ピンに対し
て試験を実行し、他のバス線及び入出力ピンを特定のバ
ス線と逆の論理値で保持する。このようにしても、上記
各実施の形態と同様に動作し、良否判定を行うことがで
きる。

【０１５５】○上記各実施の形態では、ラッチ回路３４
をリセットするリセット回路３６を設けたが、このリセ
ット回路３６を省略してもよい。 ○上記各実施の形態では、ＣＰＵ１０，１０ａを測定側
半導体装置とし、メモリ３０，３０ａ，３０ｂを被測定
側半導体装置としたが、その逆であってもよい。又、Ｃ
ＰＵ１０，１０ａ及びメモリ３０，３０ａ，３０ｂ以外
の半導体装置であってもよい。

【０１５６】○上記各実施の形態では、測定側半導体装
置（ＣＰＵ１０，１０ａ）と、被測定側半導体装置（３
０，３０ａ，３０ｂ）を対で構成したが、１つの測定側
半導体装置に対して、被測定側半導体装置を複数として
もよい。この場合、試験時には、複数の被測定側半導体
装置のうちいずれか１つを活性化し、測定側半導体装置
と被測定側半導体装置を対にして試験する。

【０１５７】○上記各実施の形態では、最終ステップの
判定信号φＪＤＧの論理で判定したが、各ステップの動
作による判定信号φＪＤＧの遷移を検出して、両装置間
の接続の良否判定を行うようにしてもよい。

【０１５８】○上記各実施の形態では、リセット回路３
６はバス線ＤＢ１〜ＤＢｎ上のデータＤＡＴＡに基づい
てラッチ回路３４をリセットするようにしたが、外部か
らの指令信号に基づいてリセットするようにしてもよ
い。

【０１５９】○上記第１の実施の形態では、データ出力
部１１、データ比較部１２、ラッチ部３１、及び、論理
部３２を図１に示すように構成したが、上記と同様に動
作すれば、その回路構成は上記構成に限定されない。

【０１６０】○上記第２の実施の形態では、データ出力
部１１ａ、データ比較部１２ａ、データ反転部２６、ラ
ッチ部３１、及び、論理部３２を図３に示すように構成
したが、上記と同様に動作すれば、その回路構成は上記
構成に限定されない。

【０１６１】

【発明の効果】以上詳述したように、本発明によれば、
回路面積を増大させることなく、確実な半導体装置間の
オープン・ショート試験を行うことが可能な電子機器の
試験方法、電子機器、及び、その電子機器に搭載する半
導体装置を提供することができる。

【図面の簡単な説明】

【図１】 第１の実施の形態における電子機器の概略構
成図である。

【図２】 第１の実施の形態の動作を示す波形図であ
る。

【図３】 第２の実施の形態における電子機器の概略構
成図である。

【図４】 第２の実施の形態の動作を示す波形図であ
る。

【図５】 第３の実施の形態における電子機器の概略構
成図である。

【図６】 従来における電子機器の概略構成図である。

【符号の説明】

１０，１０ａ 測定側半導体装置としてのＣＰＵ ３０，３０ａ，３０ｂ 被測定側半導体装置としてのメ
モリ ＤＢ１〜ＤＢｎ バス線 ＤＡＴＡ 第１，第２論理信号としてのデータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G014 AA02 AA03 AB59 AC18 2G032 AA01 AB00 AD08 AE06 AE07 AE08 AG07 AK01 AK03 AK11 AK14 AK15 AK19 AL12

Claims (18)

【特許請求の範囲】
1. 【請求項１】 測定側半導体装置と被測定側半導体装置
   をバス線を介して接続し、両装置間の接続の良否を判定
   する電子機器の試験方法であって、 前記測定側半導体装置において前記バス線に第１論理信
   号を出力する第１ステップと、 前記被測定側半導体装置において前記第１論理信号を取
   得する第２ステップと、 前記被測定側半導体装置において前記第２ステップで取
   得した前記第１論理信号の論理を反転し、その反転した
   信号を第２論理信号として出力する第３ステップと、を
   備え、前記測定側半導体装置において前記第１，第２論
   理信号に基づいて前記両装置間の接続の良否を判定する
   ようにしたことを特徴とする電子機器の試験方法。
2. 【請求項２】 測定側半導体装置と被測定側半導体装置
   をバス線を介して接続し、両装置間の接続の良否を判定
   する電子機器の試験方法であって、 前記測定側半導体装置において前記バス線に第１論理信
   号を出力する第１ステップと、 前記被測定側半導体装置において前記第１論理信号を取
   得する第２ステップと、 前記測定側半導体装置において前記バス線に第１論理信
   号の論理を反転した第２論理信号を出力する第３ステッ
   プと、 前記被測定側半導体装置において前記第２ステップで取
   得した前記第１論理信号を出力する第４ステップと、を
   備え、前記測定側半導体装置において前記第１，第２論
   理信号に基づいて前記両装置間の接続の良否を判定する
   ようにしたことを特徴とする電子機器の試験方法。
3. 【請求項３】 請求項１又は２に記載の電子機器の試験
   方法において、 前記測定側半導体装置は、前記第１論理信号の論理値
   を、特定のバス線とそれ以外のバス線とで異ならせるよ
   うにしたことを特徴とする電子機器の試験方法。
4. 【請求項４】 請求項１又は２に記載の電子機器の試験
   方法において、 前記測定側半導体装置は、前記第１論理信号の論理値
   を、物理的に隣接するバス線毎に異ならせるようにした
   ことを特徴とする電子機器の試験方法。
5. 【請求項５】 請求項１又は２に記載の電子機器の試験
   方法において、 前記測定側半導体装置は、前記第１論理信号の論理値
   を、物理的に隣接する複数のバス線単位毎に異ならせる
   ようにしたことを特徴とする電子機器の試験方法。
6. 【請求項６】 請求項１又は２に記載の電子機器の試験
   方法において、 前記測定側半導体装置は、特定のバス線に対して前記各
   ステップを実行するとともに、それ以外のバス線に対し
   て判定動作のみ行うようにしたことを特徴とする電子機
   器の試験方法。
7. 【請求項７】 測定側半導体装置と被測定側半導体装置
   をバス線を介して接続した電子機器であって、 前記測定側半導体装置は、 前記バス線に第１論理信号を出力する測定側出力部と、 前記被測定側半導体装置からバス線を介して入力される
   第２論理信号と、前記第１論理信号を比較し、その比較
   結果に基づく判定信号を出力するデータ比較部と、を備
   え、 前記被測定側半導体装置は、 前記第１論理信号を取得する入力部と、 前記第１論理信号の論理を反転し、その反転した信号を
   前記第２論理信号として出力する被測定側出力部と、を
   備え、 前記測定側半導体装置は、前記判定信号に基づいて前記
   両装置間の接続の良否を判定するようにしたことを特徴
   とする電子機器。
8. 【請求項８】 測定側半導体装置と被測定側半導体装置
   をバス線を介して接続した電子機器であって、 前記測定側半導体装置は、 前記バス線に第１論理信号を出力する測定側出力部と、 前記バス線に第１論理信号の論理を反転した第２論理信
   号を出力する反転出力部と、 前記被測定側半導体装置からバス線を介して入力される
   第１論理信号と、前記第２論理信号を比較し、その比較
   結果に基づく判定信号を生成するデータ比較部と、を備
   え、 前記被測定側半導体装置は、 前記第１論理信号を取得する入力部と、 前記入力部で取得した前記第１論理信号を前記バス線に
   出力する被測定側出力部と、を備え、 前記測定側半導体装置は、前記判定信号に基づいて前記
   両装置間の接続の良否を判定するようにしたことを特徴
   とする電子機器。
9. 【請求項９】 請求項７又は８に記載の電子機器におい
   て、 前記測定側半導体装置は、前記第１論理信号の論理値
   を、特定のバス線とそれ以外のバス線とで異ならせるよ
   うにしたことを特徴とする電子機器。
10. 【請求項１０】 請求項７又は８に記載の電子機器にお
    いて、 前記測定側半導体装置は、前記第１論理信号の論理値
    を、物理的に隣接するバス線毎に異ならせるようにした
    ことを特徴とする電子機器。
11. 【請求項１１】 請求項７又は８に記載の電子機器にお
    いて、 前記測定側半導体装置は、前記第１論理信号の論理値
    を、物理的に隣接する複数のバス線単位毎に異ならせる
    ようにしたことを特徴とする電子機器。
12. 【請求項１２】 請求項７又は８に記載の電子機器にお
    いて、 前記各出力部及び前記入力部のうち少なくとも１つは、
    前記各半導体装置の通常動作に使用する入出力部と共用
    したことを特徴とする電子機器。
13. 【請求項１３】 請求項７又は８に記載の電子機器にお
    いて、 前記入力部をラッチ回路で構成し、 前記被測定側半導体装置には、前記第１論理信号又は外
    部からの指令信号に基づいて前記ラッチ回路をリセット
    するリセット回路を備えたことを特徴とする電子機器。
14. 【請求項１４】 被測定側半導体装置とバス線を介して
    接続され、両装置間の接続の良否を判定するための測定
    側の半導体装置であって、 前記被測定側半導体装置に対して第１論理信号を出力す
    るデータ出力部と、 前記被測定側出力部が応答して出力する第２論理信号が
    入力され、該第２論理信号と前記第１信号を比較し、そ
    の比較結果に基づく判定信号を出力するデータ比較部
    と、を備えたことを特徴とする半導体装置。
15. 【請求項１５】 被測定側半導体装置とバス線を介して
    接続され、両装置間の接続の良否を判定するための測定
    側の半導体装置であって、 前記被測定側半導体装置に対して第１論理信号を出力す
    るデータ出力部と、 前記データ出力部が動作した後に、前記第１論理信号の
    論理を反転した第２論理信号を出力するデータ反転部
    と、 前記被測定側出力部が応答して出力する第１論理信号が
    入力され、該第１論理信号と前記第２論理信号を比較
    し、その比較結果に基づく判定信号を出力するデータ比
    較部と、を備えたことを特徴とする半導体装置。
16. 【請求項１６】 測定側半導体装置とバス線を介して接
    続された被測定側の半導体装置であって、 前記測定側半導体装置から入力される論理信号をラッチ
    するラッチ回路と、 前記ラッチ回路にてラッチした論理信号を反転して出力
    する論理部と、を備えたことを特徴とする半導体装置。
17. 【請求項１７】 測定側半導体装置とバス線を介して接
    続された被測定側の半導体装置であって、 前記測定側半導体装置から入力される論理信号をラッチ
    するラッチ回路と、 前記ラッチ回路にてラッチした論理信号を出力する論理
    部と、を備えたことを特徴とする半導体装置。
18. 【請求項１８】 請求項１６又は１７に記載の半導体装
    置において、 前記バス線上の信号又は外部からの指令信号に基づいて
    前記ラッチ回路をリセットするリセット回路を備えたこ
    とを特徴とする半導体装置。