JP3950247B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、詳しくはボードに実装された時に行われるボードの配線とパッケージの端子との導通試験を可能にする回路を備えた半導体集積回路に関するものである。
【０００２】
【従来技術】
近年、半導体デバイス（半導体装置）においては搭載する機器等の小型化に伴いさらなる小型化と高集積化が要求されている。又、同様に、ボードの実装効率を上げるために半導体デバイスのパッケージ（半導体装置を収容するパッケージ）も小型化が要求され、そのパッケージにおいてはチップサイズパッケージ（ＣＳＰ）が普及している。このＣＳＰ、例えばグリッドアレイ型ＣＳＰは、一般にパッケージの一側面に端子（はんだボール）が格子状に配列されていて、端子が配列されている一側面をボード上の微細化された配線パターンに対して接続（実装）する。このＣＳＰの出現は、端子間隔が益々狭く多ピン化の一途をたどるパッケージをボード上の微細化された配線パターンに対して接続（実装）するのを可能にしている
【０００３】
【発明が解決しようとする課題】
ところで、一般にボードに各半導体デバイスを実装した時、パッケージの端子とボード上の配線との間で確実に接続（導通）されているか否かの検査が行われている。この検査は導通試験ともいわれ、従来ではプローブを端子とボード上の配線に当てて導通の有無を検査している。
【０００４】
従って、このＣＳＰにおいてもボードに実装した時、ＣＳＰの端子とボード上の配線との間で確実に接続（導通）されているか否か検査する必要がある。
しかしながら、ＣＳＰをボードに実装した時、ＣＳＰの端子はＣＳＰとボードとの間に隠れてしまいプローブ等を当てて導通試験を行うことができなかった。又、仮にプローブを当てて試験が行えたとしても、ＣＳＰは一般的に端子が多く多ピンであるため、一つ一つプローブを当てて導通試験を行うことは効率が非常に悪い。
【０００５】
そこで、ＣＳＰをボードに実装した状態で、同ＣＳＰに収容された半導体装置に対してボード上の配線から何らかの信号を送出し、その信号に対する応答を確認することによって、ＣＳＰの各端子がボード上の配線と接続（導通）されているかを検査する方法が考えられている。
【０００６】
この試験方法を採用する場合、半導体装置のメーカにおいては、出荷前（ボードに実装される前）に半導体装置自身の性能及び耐久試験等のための回路の他に、新たに出荷後であってボードに実装した後に行われる導通試験のための回路及び配線を半導体装置内に設ける必要が生じる。
【０００７】
図１３は、ボードに実装した後の導通試験を行うことができると考えられる半導体記憶装置に設けた回路と配線を説明するための回路図である。
図１３において、半導体チップには複数の入力パッドIN0〜INnと複数の出力パッドDQ0〜DQnを有している。又、半導体チップには試験用入力パッドINを有している。各入力パッドIN0〜INnは、それぞれ入力バッファ８１に接続され、その入力バッファ８１は内部バスBLinを介して内部回路８２に接続されている。各出力パッドDQ0〜DQnは出力バッファ８３に接続されその出力バッファ８３は内部バスBLoutを介して内部回路８２に接続されている。
【０００８】
又、各入力パッドIN0〜INnは導通試験のための試験回路８５に接続され、その各試験回路８５はそれぞれ対応する入力パッドIN0〜INnを介して外部装置からの導通試験のための信号を入力する。又、各試験回路８５は１つの試験用入力パッドINに接続され、その試験用入力パッドINを介して外部装置からの導通試験のための信号を入力する。一方、各出力パッドDQ0〜DQnは試験専用出力回路８６にそれぞれ接続され、その各試験専用出力回路８６は導通試験のための信号を対応する出力パッドDQ0〜DQnを介して外部装置に出力する。そして、各試験回路８５とそれぞれ対応する試験専用出力回路８６との間は、それぞれ試験専用内部バスBLexを介して接続されている。
【０００９】
そして、各試験回路８５は、入力パッドIN0〜INnと試験用入力パッドINとから導通試験のための信号をそれぞれ外部装置から入力した時、検出信号をそれぞれ試験専用内部バスBLexを介して対応する試験専用出力回路８６に出力する。各試験専用出力回路８６は、この検出信号に応答して出力パッドDQ0〜DQnを介して外部装置に応答信号を出力する。
【００１０】
つまり、入力パッドIN0〜INn及び試験用入力パッドINからのびたＣＳＰの端子とボードの配線とが接続（導通）している時には、試験回路８５は検出信号を出力する。反対に、非接続（非導通）の時には、試験回路８５は検出信号を出力しない。従って、応答信号は出力されない。
【００１１】
又、出力パッドDQ0〜DQnからのびたＣＳＰの端子とボードの配線とが接続（導通）している時には、検出信号に応答して試験専用出力回路８６から応答信号が外部装置に出力する。反対に、非接続（非導通）の時には、試験専用出力回路８６からの応答信号は外部装置に出力されない。
【００１２】
このようにして、応答信号の有無によって、ＣＳＰの各端子とボードの配線ととの間の導通試験を行うことができる。
しかしながら、半導体装置に試験回路８５、試験専用出力回路８６及び試験専用内部バスBLexを導通試験のために設けなければならず、半導体装置自身の回路規模が大きくなる問題が生じる。
【００１３】
又、一般的に、ボード上には多数の半導体デバイスが実装される。この多数の半導体デバイスが実装されている場合、１つの半導体デバイスに対して導通試験を行っている時、他の半導体デバイスのパッケージに導通不良がありその導通不良に基づいて試験対象外の半導体デバイスが同時に選択されてしまうことが考えられる。この場合、複数の半導体デバイスが同時に動作することから、ボード上でバスファイトが生じる。従って、試験対象以外の半導体デバイスは動作しないような工夫も必要となる。
【００１４】
本発明は、上記問題点を解消するためになされたものであって、その第１の目的は導通試験のための回路規模を小さくすることができる半導体集積回路を提供することにある。
【００１５】
又、第２の目的は、導通不良に基づく誤動作で選択された導通試験が実施されないようにした半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明によれば、通常モードにおいて、信号が伝達されるバス配線を使用して導通試験が実施される。その結果、導通試験のための回路の追加に伴うチップサイズの増加が抑制される。
また、導通試験時において、クランプ回路により入力端子が所定電位にクランプされる。その結果、導通試験が確実に実施される。具体的に、ボード上で複数の半導体装置がバス配線で接続されている場合、複数の半導体装置が同時に導通試験を実施しないように入力端子のクランプを実施する。この場合、複数の半導体装置から同時に信号が出力されて、ボード上のバス配線でバスファイトが発生することが防止される。また、通常動作時では、入力端子のクランプが解除されるので、該クランプに伴うリーク電流が防止される。その結果、導通試験のための回路の追加に伴う回路特性の影響が低減される。
【００１７】
また、試験回路の入力論理回路が入力端子側に配置され、試験回路のバスドライブ回路がバス配線側に配置される。従って、試験回路の追加による入力容量の増加や配線容量の増加が抑制される。その結果、試験回路の追加に伴い発生するアクセスタイムの悪化や消費電力の増加などの回路特性の悪化が防止される。
【００１８】
請求項２に記載の発明によれば、バスドライブ回路は、高電位電源とバス配線との間に直列接続されたＰＭＯＳトランジスタと、低電位電源とバス配線との間に直列接続されたＮＭＯＳトランジスタとからなる。そして、それらＭＯＳトランジスタのバス配線に近い側のＭＯＳトランジスタのゲートにはバスドライブ回路の活性化信号が入力される。その結果、バスドライブ回路の非活性化時にいて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの入力容量がバス配線に付加されることを防止できる。
【００２１】
請求項３に記載の発明において、試験活性化信号により試験回路が活性化されるとともにクランプ回路が制御される。従って、導通試験が実施される時に入力端子が確実にクランプされる。
【００２２】
請求項４に記載の発明によれば、ＭＯＳトランジスタにより入力端子が所定電位にクランプされる。そのＭＯＳトランジスタのゲートには、入力端子の電位レベルを反転した信号が入力される。
【００２３】
請求項５に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、試験回路を活性化させる試験活性化信号とによって制御される。具体的には、電源投入信号がオン又はオフされることによって、クランプ回路によるクランプが実施され、導通試験の終了時にクランプが解除される。
【００２４】
請求項６に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、通常動作を検出する通常モード判定信号とによって制御される。
【００２５】
請求項７に記載の発明によれば、通常モード判定信号は、電源投入時に行うべき動作を検出することで発生される。
請求項８に記載の発明によれば、プリチャージ動作、モード設定動作、リフレッシュ動作の中の少なくともいずれか１つの動作を検出することにより通常モード判定信号が発生される。
【００２６】
請求項９に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、前記通常動作を判定する判定信号とによって制御される。具体的には、電源投入信号がオン又はオフされることによって、クランプ回路によるクランプが実施され、通常動作に移行したときにクランプが解除される。
【００２７】
請求項１０に記載の発明によれば、チップセレクト信号が入力される入力端子が前記クランプ回路によりクランプされる。この場合、半導体集積回路から誤って出力信号が出力されることが防止される。つまり、複数の半導体装置が実装されたボード上のバス配線でバスファイトが発生することが防止される。
【００２８】
請求項１１に記載の発明によれば、コラムアドレスストローブ信号が入力される入力端子が前記クランプ回路によりクランプされる。
請求項１２に記載の発明によれば、クロックイネーブル信号が入力される入力端子が前記クランプ回路によりクランプされる。
【００２９】
請求項１３に記載の発明によれば、導通試験がエントリされるときに所定の信号が入力される少なくとも１本の入力端子は、クランプ回路により導通試験がエントリされる際の信号レベルに対して反転した電位レベルにクランプされる。従って、前記入力端子がボード上の配線と非接続であったとしても、誤って導通試験が実施されることはない。
【００３０】
請求項１４に記載の発明によれば、源投入時にラッチ回路が保持する所定の電位レベルに基づいてクランプ回路により入力端子が所定電位にクランプされる。
【００３１】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００３２】
図１は、半導体装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の一部回路図である。このＳＤＲＡＭのパッケージとしてチップサイズパッケージ（ＣＳＰ）が採用されている。
【００３３】
ＳＤＲＡＭは、入力パッドIN0〜INn、試験用入力パッドIN、出力パッドDQ0〜DQn、入力バッファ１１、試験用入力バッファ１２、出力バッファ１３、試験回路１４、バスドライブ回路１５及び内部回路１６を有している。なお、内部回路１６はメモリセルアレイを含み、入力パッドIN0〜INnから入力される信号に応答して信号を出力する。
【００３４】
各入力パッドIN0〜INnは、それぞれ入力バッファ１１に接続され、その入力バッファ１１は内部バスBLinを介して内部回路１６に接続されている。各出力パッドDQ0〜DQnは出力バッファ１３に接続されその出力バッファ１３は内部バスBLoutを介してバスドライブ回路１５に接続される。そして、そのバスドライブ回路１５は内部回路１６に接続されている。
【００３５】
また、各入力パッドIN0〜INnは試験回路１４に接続され、その各試験回路１４はそれぞれ対応する入力パッドIN0〜INnを介して外部装置からの導通試験のための信号を入力する。又、試験用入力パッドINは、試験用入力バッファ１２を介して各試験回路１４に接続され、その試験用入力パッドINを介して外部装置からの導通試験のための信号を入力する。試験回路１４は前記内部バスBLoutに接続される。
【００３６】
ここで、各回路１１〜１５の回路構成を図２を用いて詳述する。
入力バッファ１１は、直列接続された２個のインバータ回路２０，２１からなり、入力パッドIN0からの信号を内部バスBLinを介して内部回路１６に出力する。また、試験用入力バッファ１２は直列接続された２つのインバータ回路２２，２３からなり、試験用入力パッドINからの信号を試験回路１４に出力する。
【００３７】
試験回路１４は、入力論理回路２４とバスドライブ回路２５とを有している。入力論理回路２４は、エクスクルーシブノア回路２６とインバータ回路２７からなり、エクスクルーシブノア回路２６の一方の入力端子は試験用入力バッファ１２の出力端子と接続され、他方の入力端子は入力パッドIN0に接続される。エクスクルーシブノア回路２６の出力端子はインバータ回路２７の入力端子に接続され、該インバータ回路２７の出力端子がバスドライブ回路２５に接続される。従って、入力パッドIN0と試験用入力パッドINとからの入力信号の信号レベルが一致したとき、入力論理回路２４からＬレベルの信号が出力され、入力信号の信号レベルが一致しないとき、入力論理回路２４からＨレベルの信号が出力される。
【００３８】
このように、入力論理回路２４は、入力パッドIN0〜INnから入力される信号と、試験用入力パッドINから入力される信号との論理演算を実施して、その論理結果をバスドライブ回路２５に出力する。
【００３９】
バスドライブ回路２５は、２個のＰＭＯＳトランジスタTP1,TP2と２個のＮＭＯＳトランジスタTN1,TN2とインバータ回路２８とを有している。２個のＰＭＯＳトランジスタTP1,TP2と２個のＮＭＯＳトランジスタTN1,TN2とが外部電源（高電位電源）Vccとグランド（低電位電源）間に直列に接続される。そして、入力論理回路２４からの信号がＰＭＯＳトランジスタTP2及びＮＭＯＳトランジスタTN1のゲート端子にそれぞれ入力され、試験活性化信号（以下、テスト信号という）φtsがＮＭＯＳトランジスタTN2のゲート端子に入力されるとともにインバータ回路２８を介してＰＭＯＳトランジスタTP1のゲート端子に入力される。
【００４０】
尚、テスト信号φtsとは、メモリコントローラ等の外部装置から入力される所定のコマンド信号に基づいてＳＤＲＡＭ内部で生成される信号であって、そのテスト信号φtsは、導通試験のためのテストモード時にＨレベルとなり、それ以外ではＬレベルとなる。
【００４１】
従って、Ｈレベルのテスト信号φtsによりバスドライブ回路２５が活性化され、そのバスドライブ回路２５は、入力論理回路２４からＬレベルの信号が入力されることでＨレベルの信号を出力し、入力論理回路２４からＨレベルの信号が入力されることでＬレベルの信号を出力する。また、Ｌレベルのテスト信号φtsによりバスドライブ回路２５は非活性状態となり、その出力端子はハイインピーダンス状態となる。
【００４２】
バスドライブ回路１５は、２つのＰＭＯＳトランジスタTP3,TP4と２つのＮＭＯＳトランジスタTN3,TN4と３つのインバータ回路３０〜３２とを有してる。２つのＰＭＯＳトランジスタTP3,TP4と２つのＮＭＯＳトランジスタTN3,TN4とが外部電源（高電位電源）Vccとグランド（低電位電源）間に直列に接続される。そして、内部回路１６からの出力信号がインバータ回路３０を介してＰＭＯＳトランジスタTP4及びＮＭＯＳトランジスタTN3のゲート端子に入力され、前記テスト信号φtsが２個のインバータ回路３１，３２を介してＰＭＯＳトランジスタTP3のゲート端子に入力されるとともにインバータ回路３１を介してＮＭＯＳトランジスタTN4のゲート端子に入力される。
【００４３】
従って、Ｌレベルのテスト信号φtsによりバスドライブ回路１５が活性化され、そのバスドライブ回路１５は、内部回路１６からＨレベルの信号が入力されることでＨレベルの信号を出力し、内部回路１６からＬレベルの信号が入力されることでＬレベルの信号を出力する。また、Ｈレベルのテスト信号φtsによりバスドライブ回路１５は非活性状態となり、その出力端子はハイインピーダンス状態となる。
【００４４】
本実施形態では、導通試験時においてテスト信号φtsはＨレベルとなり、それ以外ではテスト信号φtsはＬレベルとなる。つまり、導通試験時において、バスドライブ回路１５は非活性となって内部回路１６からの出力信号を遮断し、バスドライブ回路２５は活性となって入力論理回路２４からの信号に応答して内部バスBLoutを介して出力バッファ１３に信号を出力する。一方、導通試験が実施されないときは、バスドライブ回路２５は非活性となって入力論理回路２４からの信号を遮断し、バスドライブ回路１５は活性となって内部回路１６からの信号に応答して内部バスBLoutを介して出力バッファ１３に信号を出力する。
【００４５】
出力バッファ１３は、ＰＭＯＳトランジスタTP5、ＮＭＯＳトランジスタTN5、ナンド回路３３、ノア回路３４、インバータ回路３５〜４４を有している。ＰＭＯＳトランジスタTP5とＮＭＯＳトランジスタTN5とが外部電源Vccとグランド間に直列に接続され、ＰＭＯＳトランジスタTP5とＮＭＯＳトランジスタTN5との間に出力パッドDQ0が接続される。ＰＭＯＳトランジスタTP5のゲート端子にはナンド回路３３の出力端子が接続され、ＮＭＯＳトランジスタTN5のゲート端子にはノア回路３４の出力端子が接続される。
【００４６】
そして、ナンド回路３３の一方の入力端子には、内部バスBLoutを伝達した信号が２個のインバータ回路３６，３７からなるラッチ回路及びインバータ回路３８を介して入力され、その他方の入力端子には、出力活性化信号φOEがインバータ回路４３，３５を介して入力される。また、ノア回路３４の一方の入力端子には、内部バスBLoutを伝達した信号がインバータ回路３９、２個のインバータ回路４０，４１からなるラッチ回路及びインバータ回路４４，４２を介して入力され、その他方の入力端子には、出力活性化信号φOEがインバータ回路４３を介して入力される。
【００４７】
つまり、ナンド回路３３及びノア回路３４に入力される出力活性化信号φOEに基づいて出力バッファ１３が活性化するよう構成されている。そして、活性化された出力バッファ１３は、バスドライブ回路１５又はバスドライブ回路２５からの信号に応答して出力パッドDQ0に信号を出力する。具体的には、出力バッファ１３は、Ｈレベルの信号に応答してＨレベルの信号を出力し、Ｌレベルの信号に応答してＬレベルの信号を出力する。また、非活性化された出力バッファ１３は、出力パッドDQ0をハイインピーダンス状態にする。
【００４８】
さらに、本実施形態のＳＤＲＡＭはクランプ回路４５，４６を有している。クランプ回路４５はＰＭＯＳトランジスタTP6からなり、クランプ回路４６はＰＭＯＳトランジスタTP7からなる。クランプ回路４５のＰＭＯＳトランジスタTP6は、外部電源Vccと、試験用入力パッドINと試験用入力バッファ１２との間に接続され、そのゲート端子は接地されている。同様に、クランプ回路４６のＰＭＯＳトランジスタTP7は、外部電源Vccと、入力パッドIN0と入力バッファ１１との間に接続され、そのゲートは接地されている。
【００４９】
従って、クランプ回路４５，４６は、オープン状態の試験用入力パッドINや入力パッドIN0の電位を外部電源Vccレベル（Ｈレベル）にクランプする。但し、クランプ回路４５，４６を構成するＰＭＯＳトランジスタTP6,TP7の駆動電流は非常に小さく、入力パッドIN,IN0の電位レベルは外部装置からの信号によりＬレベル或いはＨレベルに駆動される。
【００５０】
次に、上記のように構成したＳＤＲＡＭの作用を説明する。
ボード上に実装されたＳＤＲＡＭが導通試験を実施するためのテストモードに移行してテスト信号φtsがＨレベルとなる。すると、バスドライブ回路２５が活性化されるとともにバスドライブ回路１５が非活性化される。そして、図示しない外部装置が、試験用入力パッドIN及び入力パッドIN0〜INnに対して試験用の信号を出力することで導通試験が実施される。尚、出力バッファ１３は活性化信号φOEにより活性化されて本導通試験が実施される。
【００５１】
先ず、外部装置は、試験用入力パッドIN及び各入力パッドIN0〜INnの全てに対してＨレベルの信号を出力する。但し、外部装置は、全てのパッドIN, IN0〜INnに対応した出力端子をハイインピーダンス状態にしてもよい。この場合、各入力パッドIN, IN0〜INnが仮にボード上の配線と非接続（非導通）状態であったとしてもクランプ回路４５，４６により各入力パッドIN, IN0〜INnの電位はＨレベルとなる。そして、入力論理回路２４の各入力端子には、Ｈレベルの入力信号が入力される。つまり、入力信号が一致するため入力論理回路２４からＬレベルの信号が出力される。従って、バスドライブ回路２５により内部バスBLoutがＨレベルに駆動され、出力バッファ１３を介して出力パッドDQ0〜DQnからＨレベルの応答信号が外部装置に対して出力される。このとき、外部装置に入力される応答信号がＬレベルであれば、該応答信号に対応した出力パッドDQ0〜DQnがボード上の配線と非接続（非導通）であることが確認される。
【００５２】
次いで、外部装置は、入力パッドIN0〜INnに対してはＨレベルの信号を引き続き出力した状態で、試験用入力パッドINに対する出力信号をＨレベルからＬ
レベルに変化させる。このとき、出力パッドDQ0〜DQnを介して外部装置に入力される信号が変化すれば、試験用入力パッドINの接続が確認されるとともに出力パッドDQ0〜DQnの接続が確認される。
【００５３】
詳しくは、試験用入力パッドINがボード上の配線と接続（導通）していれば、試験用入力パッドINからＬレベルの信号が入力論理回路２４の一方の入力端子に入力され、入力パッドIN0〜INnからＨレベルの信号が入力論理回路２４の他方の入力端子に入力される。つまり、入力信号が一致しないため入力論理回路２４からＨレベルの信号が出力される。そして、入力論理回路２４からのＨレベルの信号によりバスドライブ回路２５が内部バスBLoutをＬレベルに駆動して、出力バッファ１３を介して出力パッドDQ0〜DQnからＬレベルの応答信号が外部装置に対して出力される。
【００５４】
一方、試験用入力パッドINが非接続（非導通）であれば、試験用入力パッドINはクランプ回路４５によりＨレベルに駆動されるため、Ｈレベルの信号が入力論理回路２４の一方の入力端子に入力される。つまり、入力信号が一致するため入力論理回路２４からＬレベルの信号が出力される。そして、バスドライブ回路２５により内部バスBLoutがＨレベルに駆動され、出力バッファ１３を介して出力パッドDQ0〜DQnからＨレベルの応答信号が外部装置に対して出力される。
【００５５】
従って、外部装置に入力される応答信号がＨレベルからＬレベルに変化すれば、試験用入力パッドINがの接続が確認されるとともに出力パッドDQ0〜DQnの接続が確認される。また、応答信号がＨレベル状態から変化しなければ、該応答信号に対応した出力パッドDQ0〜DQnがボード上の配線と非接続となっていることが確認される。
【００５６】
このように、出力パッドDQ0〜DQnから出力される信号レベルにより試験用入力パッドIN及び出力パッドDQ0〜DQnの接続状態が確認される。
同様に、外部装置は、試験用入力パッドINに対してＨレベルの信号を出力し、各入力パッドIN0〜INnに対する出力信号を変化させる。このとき、出力パッドDQ0〜DQnを介して外部装置に入力される応答信号が変化すれば、出力パッドDQ0〜DQnに対応した入力パッドIN0〜INnの接続が確認される。一方、応答信号が変化しなければ出力パッドDQ0〜DQnに対応した入力パッドIN0〜INnが非接続であることが確認される。
【００５７】
その後、テスト信号φtsがＬレベルとなり導通試験モードから通常動作モードに移行したとき、バスドライブ回路２５が非活性になり、バスドライブ回路１５が活性になる。従って、試験回路１４からの信号が遮断されて、内部回路１６からの信号がバスドライブ回路１５、内部バスBLout、出力バッファ１３及び出力パッドDQ0〜DQnを介して外部に出力される。
【００５８】
なお、クランプ回路４５，４６は、本実施形態では、各入力パッドIN,IN0〜INnを外部電源Vccにクランプするものであったが、グランドレベルにクランプする構成としてもよい。この場合、クランプ回路は、ＮＭＯＳトランジスタにより構成し、そのゲート端子にＨレベルの信号を入力することで入力パッドのクランプを実施する。
【００５９】
また、上記の試験方法に限定するものではなく、外部装置から出力される信号の組み合わせや順序等、適宜変更して試験を実施してもよい。
次に、上記実施形態の特徴を以下に述べる。
【００６０】
（１）通常動作時には、バスドライブ回路１５を活性化させるとともにバスドライブ２５を非活性化させて内部回路１６から信号を内部バスBLout及び出力バッファ１３を介して出力する。一方、導通試験時には、バスドライブ回路２５を活性化させるとともにバスドライブ１５を非活性化させて各入力パッドIN,IN0〜INnからの入力信号に基づいて内部バスBLout及び出力バッファ１３を介して応答信号を出力するようにした。つまり、通常動作時に出力信号を伝達する内部バスBLout及び出力バッファ１３を使用して導通試験を行えるようにした。この結果、導通試験を実施するための回路を搭載する際のチップ面積の増加を抑制できる。
【００６１】
（２）各入力パッドIN, IN0〜INnがクランプ回路４５，４６によりクランプされているので、誤動作することなく確実に導通試験を実施することができる。
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００６２】
上記第１実施形態のように、ＳＤＲＡＭに導通試験を実施するため回路を追加したとき、その特性への影響を最小限とする必要がある。このため、本実施形態におけるＳＤＲＡＭは、図３に示すように、試験回路１４を構成する入力論理回路２４とバスドライブ回路２５とを分離して構成している。具体的には、入力論理回路２４が各入力パッドIN0〜INnに近接して配設され、バスドライブ回路２５が内部バスBLoutに近接して配設される。
【００６３】
このようにすれば、ＳＤＲＡＭにおける入力端子の入力容量の増加を抑え、かつ、内部バスBLoutの配線容量の増加を抑えることができる。その結果、試験回路１４の追加に伴うアクセスタイムの悪化や、消費電力の増加等を防止することができる。
【００６４】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
上記第１実施形態のように、クランプ回路４５，４６のＰＭＯＳトランジスタTP6,TP7のゲート端子を接地して、常時クランプ回路４５，４６を作動させていると、導通試験が終了した後の通常動作時においてもリーク電流が発生してしまう。このため、本実施形態では、図２のクランプ回路４５，４６を、図４に示すクランプ回路５０に代えて実施する。つまり、通常動作時においてクランプ回路５０が作動しないように構成している。
【００６５】
また、本実施形態のＳＤＲＡＭでは、Ｌレベルのチップセレクト信号φcsに基づいて導通試験のためのテストモードにエントリするように構成されている。従って、クランプ回路５０は、チップセレクト信号φcsが入力される入力パッド/CSをＨレベルにクランプする。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００６６】
図４に示すように、クランプ回路５０は、ＰＭＯＳトランジスタTP8を有している。ＰＭＯＳトランジスタTP8は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続される。そのＰＭＯＳトランジスタTP8のゲート端子には、判定信号φsxが入力され、該信号φsxによりクランプ回路５０が制御される。この判定信号φsxは図５に示すスタート回路５１及び判定回路５２により生成される。
【００６７】
詳述すると、スタート回路５１は、ＮＭＯＳトランジスタTN6と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路が外部電源Vccとグランド間に接続される。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタTN6のゲート端子に供給される。ＮＭＯＳトランジスタTN6のドレイン端子は抵抗R3を介して外部電源Vccに接続され、ＮＭＯＳトランジスタTN6のソース端子は接地されている。
【００６８】
従って、図６に示すように、外部装置からＳＤＲＡＭに外部電源Vccが投入され、その電圧が基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタTN6がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタTN6のドレイン端子の電圧は、ＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタTN6のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路５１は、外部電源Vccが投入されると、所定の時間後にＨレベルからＬレベルに立ち下がる電源投入信号φonを判定回路５２に出力する。
【００６９】
判定回路５２は、２個のＮＭＯＳトランジスタTN7,TN8と４個のインバータ回路５３〜５６とを有している。ＮＭＯＳトランジスタTN7,TN8のソース端子は共に接地され、ＮＭＯＳトランジスタTN7のドレイン端子とＮＭＯＳトランジスタTN8のドレイン端子との間には２個のインバータ回路５３，５４からなるラッチ回路５７が接続される。ＮＭＯＳトランジスタTN7のゲート端子には前記電源投入信号φonが入力され、ＮＭＯＳトランジスタTN8のゲート端子には外部装置からの所定のコマンド信号（プリチャージコマンド）に基づいて生成されるプリチャージ信号PALLが入力される。そして、ＮＭＯＳトランジスタTN7のドレイン端子にかかる電位レベルが２つのインバータ５５，５６を介して判定信号φsxとして出力される。尚、プリチャージコマンドはＳＤＲＡＭが通常動作に移行する際に最も早く外部装置から出力されるコマンドである。
【００７０】
従って、図６に示すように電源投入後は、Ｈレベルの電源投入信号φonによりＮＭＯＳトランジスタTN7はオンに制御され、ＮＭＯＳトランジスタTN7のドレイン端子はＬレベルとなりＮＭＯＳトランジスタTN8のドレイン端子はＨレベルとなる。つまり、ラッチ回路５７が初期セットされ、Ｌレベルの判定信号φsxが判定回路５２から出力される。そして、所定時間後に電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN7はオフとなるが、ラッチ回路５７によりレベルが保持されるため、引き続きＬレベルの判定信号φsxが出力される。その後、Ｈレベルのプリチャージ信号PALLが入力されると、ＮＭＯＳトランジスタTN8がオンとなり、ラッチ回路５７の保持レベルが反転される。これにより、判定回路５２から出力される判定信号φsxがＬレベルからＨレベルとなる。
【００７１】
そして、同判定信号φsxを図４に示すクランプ回路５０のＰＭＯＳトランジスタTP8のゲート端子に入力することにより、ＰＭＯＳトランジスタTP8は、導通試験の実施中はオンとなり、導通試験後の通常使用時はオフとなる。言い換えれば、導通試験の実施中は、ラッチ回路５０が作動して入力パッド/CSをＨレベルにクランプすることができ、通常使用時では、ラッチ回路５０が作動せずリーク電流は発生しない。
【００７２】
ただし、判定回路５２のＮＭＯＳトランジスタTN8のゲート端子に入力される信号は、プリチャージ信号PALLに限定することはない。本実施形態のＳＤＲＡＭにおいて、プリチャージ動作のためのプリチャージコマンド、リフレッシュ動作のためのリフレッシュコマンド、モード設定動作のためのモードレジスタセットコマンドが通常動作モードに移行する際に外部装置から出力される。従って、これらコマンドによって生成されるリフレッシュ信号、モードレジスタセット信号を判定回路５２に入力して、判定信号φsxを生成するように構成してもよい。
【００７３】
また、クランプ回路５０を適用する入力パッドは、チップセレクト信号φcsを入力するための入力パッド/CSに限定するものではない。例えば、チップセレクト信号φcsに加えて、コラムアドレスストローブ信号φCAS 、クロックイネーブル信号φCKEを用いてテストモードに移行するＳＤＲＡＭでは、該信号φCAS,φCKEを入力する入力パッド/CAS, /CKEにも適用する。
【００７４】
次に、上記実施形態の特徴を以下に述べる。
（１）クランプ回路５０がない場合、ボード上の配線とＳＤＲＡＭの外部端子Sとの間で接触不良が生じて入力パッド/CSがオープン状態となると、その入力パッド/csの電位はフローティング状態となる。このとき、図示しない外部装置からの信号がＨレベルでの導通試験を実施しないときであっても、誤ってＬレベルの信号を取り込んで導通試験にエントリしてしまうこととなる。この状態で、外部装置が別のＳＤＲＡＭの導通試験を実施すると、本ＳＤＲＡＭと別のＳＤＲＡＭとからボード上のバス配線に信号が出力されてバスファイトが発生する。しかしながら、本実施形態では、導通試験時において、入力パッド/CSがオープン状態であったとしても、クランプ回路５０により入力パッド/CSの電位がＨレベルにクランプされる。従って、複数のＳＤＲＡＭからボード上のバス配線に同時に信号が出力されることが防止される。つまり、ボード上のバス配線でのバスファイトが防止され、導通試験時におけるＳＤＲＡＭの故障を防止できる。
【００７５】
（２）導通試験後の通常使用時では、クランプ回路５０は動作せず、リーク電流を防止することができる。従って、試験回路の追加に伴うＳＤＲＡＭの特性に与える影響を低減できる。
【００７６】
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。本実施形態では、図２のクランプ回路４６を、図７に示すクランプ回路６０に代えて実施している。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００７７】
本実施形態のＳＤＲＡＭは、Ｌレベルのチップセレクト信号φCSが入力されることで、前記出力活性化信号φOEにより出力バッファ１３を活性化させている。そして、ＳＤＲＡＭは、各出力パッドDQ0〜DQnを介して出力信号をボード上のバス配線に出力する。従って、本実施形態では、誤ってテストモードに移行してしまったとしても、チップセレクト信号φCSをＨレベルとすることで、その出力を禁止するようにしている。
【００７８】
詳しくは、図７に示すように、クランプ回路６０はＰＭＯＳトランジスタTP10とインバータ回路６１を有している。ＰＭＯＳトランジスタTP10は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続される。そして、ＰＭＯＳトランジスタTP10のゲート端子にインバータ回路６１を介してテスト信号φtsが入力される。
【００７９】
具体的に、入力パッド/csがボード上の配線と接続されずにオープン状態であるとき、誤ってＬレベルのチップセレクト信号φCSが内部回路１６に入力されて、本ＳＤＲＡＭが導通試験のためのテストモードに移行する。すると、テスト信号φtsがＨレベルとなりクランプ回路６０が作動する。つまり、入力パッド/csが外部電源Vccにクランプされる。
【００８０】
従って、Ｈレベルのチップセレクト信号φCSが内部回路１６に入力されて同ＳＤＲＡＭからの出力が禁止されるので、複数のＳＤＲＡＭが搭載されたボード上でのバスファイトを防止することができる。
【００８１】
（第５実施形態）
以下、本発明を具体化した第５実施形態を図８に従って説明する。本実施形態では、図２のクランプ回路４６を、図８に示すクランプ回路６３に代えて実施している。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００８２】
図８に示すようにクランプ回路６３は、ＰＭＯＳトランジスタTP11とＮＭＯＳトランジスタTN11とを有している。ＰＭＯＳトランジスタTP11は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続され、そのゲート端子は入力バッファ１１を構成するインバータ回路２０とインバータ回路２１との間に接続される。ＮＭＯＳトランジスタTN11のドレイン端子は入力バッファ１１を構成するインバータ回路２０とインバータ回路２１との間と接続され、ＮＭＯＳトランジスタTN11のソース端子は接地されている。そして、ＮＭＯＳトランジスタTN11のゲート端子には既述した電源投入信号φonが入力される。なお、本実施形態では、ＰＭＯＳトランジスタTP11とインバータ回路２０とによりラッチ回路が構成される。
【００８３】
従って、入力パッド/csがオープン状態であれば、電源投入後、電源投入信号φonによりＮＭＯＳトランジスタTN11はオンとなり、インバータ回路２０とインバータ回路２１との間の電位をＬレベルに引き下げる。すると、ＰＭＯＳトランジスタTP11がオンとなり、入力パッド/csの電位は外部電源Vccレベルにクランプされる。具体的には、オープン状態の入力パッド/csの電位は、外部電源VccからＰＭＯＳトランジスタTP11のしきい値電圧分下がった電位レベル（Vcc-Vthp）にクランプされる。なお、入力電位がVcc-Vthp以上であればリーク電流は流れない。
【００８４】
そして、入力バッファ１１からはＨレベルのチップセレクト信号φcsが出力される。その後、電源投入信号φonはＬレベルとなりＮＭＯＳトランジスタTN11はオフとなるが、インバータ回路２０とインバータ回路２１との間はＬレベルの電位を保持し、引き続き、入力バッファ１１からはＨレベルのチップセレクト信号φcsが出力される。
【００８５】
一方、入力パッド/csがボード上の配線と接続された状態であれば、外部装置からの入力信号に基づいて入力パッド/csの電位がＬレベルまたはＨレベルに変化する。このとき、入力パッド/csの電位がＨレベルとなると、インバータ回路２０とインバータ回路２１との間はＬレベルとなりＰＭＯＳトランジスタTP11はオンする。しかし、入力パッド/csの電位はＨレベルでありトランジスタTP11を介して外部電源Vccからリーク電流が流れることはない。また、入力パッド/csの電位がＬレベルとなると、インバータ回路２０とインバータ回路２１との間はＨレベルとなりＰＭＯＳトランジスタTP11はオフして、ＰＭＯＳトランジスタTP11を介したリーク電流は流れない。
【００８６】
次に、上記実施形態の特徴を以下に述べる。
（１）導通試験時において、入力パッド/csがオープン状態であったとしても、チップセレクト信号φcsは、導通試験が活性化されないＨレベルとなる。従って、ボードに実装された複数のＳＤＲＡＭが同時に導通試験を実施することが防止される。その結果、ボード上のバス配線でのバスファイトが防止される。
【００８７】
（２）外部装置からの入力信号に基づいて、入力パッド/csの電位レベルが、Ｌレベルとなるとクランプ回路６３のＰＭＯＳトランジスタTP11はオフに制御されるのでリーク電流は流れない。一方、入力パッド/csの電位レベルがＨレベルとなってクランプ回路６３のＰＭＯＳトランジスタTP11はオンするが、入力パッド/csがＨレベルであるので、外部電源Vccからリーク電流が流れることはない。つまり、本実施形態のクランプ回路６３を用いればのリーク電流を抑制することができる。
【００８８】
（第６実施形態）
以下、本発明を具体化した第６実施形態を図９に従って説明する。
外部電源Vccを、例えば３．３Ｖの電圧レベルとするＳＤＲＡＭでは、外部装置からの入力信号の電圧振幅を大きめに許して、例えば、４．５Ｖの信号を入力してもよいように規定している。この場合、上記図８に示した第５実施形態のクランプ回路６３を適用すると、通常動作時において、入力パッド/csを介して外部電源Vcc側にリーク電流が流れ、ＳＤＲＡＭの特性に悪影響を与える虞がある。そこで、本実施形態では、図８のクランプ回路６３を、図９のクランプ回路６４に代えて具体化している。なお、第５実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００８９】
図９に示すように、クランプ回路６４は、図８のＰＭＯＳトランジスタTP11とＮＭＯＳトランジスタTN11に加えて、ＰＭＯＳトランジスタTP12を有している。ＰＭＯＳトランジスタTP12は、外部電源VccとＰＭＯＳトランジスタTP11との間に接続される。そして、ＰＭＯＳトランジスタTP12のゲート端子には、前記判定信号φsxが入力される。
【００９０】
従って、外部電源VccがＳＤＲＡＭに投入されると、図１１に示すように、Ｌレベルの判定信号φsxにより、ＰＭＯＳトランジスタTP12はオンとなる。また、Ｈレベルの電源投入信号φonによりＮＭＯＳトランジスタTN11がオンされ、ＰＭＯＳトランジスタTP11はオンとなる。これにより、入力パッド/CSを外部電源Vccレベルにクランプすることが可能となる。
【００９１】
そして、Ｈレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。その後、所定の時間の経過に伴い電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN11はオフとなる。このとき、入力バッファ１１のインバータ回路２０とインバータ回路２１との間の電位はＬレベルが保持されて、引き続きＨレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９２】
そして、判定信号φsxがＨレベルとなりＳＤＲＡＭが通常動作モードに移行すると、ＰＭＯＳトランジスタTP12はオフとなる。つまり、通常動作モードでは、クランプ回路６４は活性化されず、外部装置から４．５Ｖの信号が入力されたときにおいても入力パッド/csから外部電源Vccにリーク電流が流れることを防止できる。
【００９３】
また、図９のクランプ回路６４を図１０に示すクランプ回路６５に代えて具体化してもよい。クランプ回路６５は、図９の各トランジスタTP11,TP12,TN11に加えて、２個のＮＭＯＳトランジスタTN12,TN13、５個のインバータ回路６６〜７０及びノア回路７１を有している。
【００９４】
詳述すると、ＮＭＯＳトランジスタTN12,TN13のソース端子は共に接地され、ＮＭＯＳトランジスタTN12のドレイン端子とＮＭＯＳトランジスタTN13のドレイン端子との間には、２個のインバータ回路６６，６７からなるラッチ回路７２が接続される。ＮＭＯＳトランジスタTN12のドレイン端子はＰＭＯＳトランジスタTP12のゲート端子に接続され、ＮＭＯＳトランジスタTN12のゲート端子はＮＭＯＳトランジスタTN11のゲート端子に接続される。ＮＭＯＳトランジスタTN13のゲート端子には、ノア回路７１の入力端子が接続される。そして、テスト信号φtsが、ノア回路７１の一方の入力端子に入力され、その他方の入力端子に３個のインバータ回路６８〜７０を介して入力される。
【００９５】
従って、外部電源Vccが投入されると、図１１に示すように、Ｈレベルの電源投入信号φonによって、ＮＭＯＳトランジスタTN12がオンされてＰＭＯＳトランジスタTP12はオンとなるとともに、ＮＭＯＳトランジスタTN11がオンされてＰＭＯＳトランジスタTP11はオンとなる。これにより、入力パッド/csを外部電源Vccレベルにクランプすることが可能となる。つまり、入力パッド/csがオープン状態であれば、Ｈレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９６】
その後、所定の時間の経過に伴い電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN11及びＮＭＯＳトランジスタTN12はオフとなる。このとき、ＰＭＯＳトランジスタTP12のゲート端子の電位はラッチ回路７２によりＬレベルに保持され、入力バッファ１１のインバータ回路２０とインバータ回路２１との間の電位はＬレベルが保持される。このため、引き続きＨレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９７】
その後、導通試験が終了するタイミング、つまり、テスト信号φtsがＨレベルからＬレベルに立ち下がるタイミングで、パルス幅が３個のインバータ回路６８〜７０によって決まる遅延時間と一致するパルス信号がノア回路７１から出力される。このとき、ＮＭＯＳトランジスタTN13がオンされて、ラッチ回路７２の保持レベルが反転される。即ち、ＮＭＯＳトランジスタTN13のドレイン端子の電位がＬレベルとなるとともに、ＮＭＯＳトランジスタTN12のトレイン端子の電位レベルがＨレベルとなり、ＰＭＯＳトランジスタTP12がオフされる。
【００９８】
その結果、導通試験の終了後において、クランプ回路６５は活性化されず、外部装置から４．５Ｖの信号が入力されたときにおいても入力パッド/csから外部電源Vccにリーク電流が流れることを防止できる。
尚、実施の形態は上記実施形態に限定されるものではなく、以下のようにして
実施してもよい。
【００９９】
○上記第３実施形態において、クランプ回路５０のＰＭＯＳトランジスタTP8のゲート端子に入力される信号をタイマにより生成する構成としてもよい。具体的には、例えば、タイマをオシレータとカウンタで構成して、導通試験が実施される期間にクランプ回路５０のＰＭＯＳトランジスタTP8をオンに制御して、試験後の通常動作時では、ＰＭＯＳトランジスタTP8をオフに制御する。このようにしても、リーク電流を防止できる。
【０１００】
○上記第３〜第６実施形態では、外部電源Vccで入力パッド/csをクランプするものであったが、これに限定するものではない。例えば、導通試験にエントリするためにＨレベルの信号を入力する入力パッドにおいて、グランドレベルにクランプようにすれば、導通試験に誤ってエントリすることが防止されるので実用上好ましいものとなる。具体的には、ＮＭＯＳトランジスタを用い、そのドレイン端子を入力パッドと入力バッファ１１との間に接続するとともにそのソース端子を接地する。この場合、入力パッドの電位レベルがグランドレベルからＮＭＯＳトランジスタのしきい値電圧分上がった電位レベル（Vss−Vthn）にクランプされる。なお、入力電位がVss-Vthn以上であればリーク電流は流れない。
【０１０１】
○図４、図７〜図１０に示すクランプ回路５０，６０，６３〜６５を、図１３に示す従来の半導体記憶装置に適用してもよい。この場合も、導通試験時に入力パッドをクランプでき、かつ通常動作時に流れるリーク電流を防止できる。
【０１０２】
○バスドライブ回路１５，２５は、図１２に示すように変更してもよい。詳しくは、バスドライブ回路１５、２５において、活性化信号としてのテスト信号φtsが、バス配線に近い側のＰＭＯＳトランジスタTP2,TP4及びＮＭＯＳトランジスタTN1，TN3に入力されている。従って、バスドライブ回路１５，２５の非活性化時にバスドライブ回路１５，２５を構成する各ＭＯＳトランジスタの入力容量が内部バスBLoutに付加されることを防止することができる。
【０１０３】
○電源投入信号φonは、図６又は図１１に示すように所定時間オンするものであったが、所定時間オフする信号であってもよい。この場合、所定時間オフする電源投入信号に基づいてクランプ回路を駆動させるように構成すればよい。
【０１０４】
○上記各実施形態では、ＳＤＲＡＭに具体化していたが、これに限定するものではない。例えば、ＳＤＲＡＭ以外のＲＡＭに具体化してもよいし、メモリを具備しない半導体集積回路装置（ＬＳＩ）に具体化してもよい。
【０１０５】
○尚、上記各実施形態では、導通試験のための信号を伝達するために、出力用の内部バスBLoutを共用する構成であったが、入力用の内部バスBLinを共用する構成としてもよい。
【０１０６】
【発明の効果】
以上詳述したように、本発明によれば、導通試験のための回路規模を小さくすることができる。又、試験回路を分割回路配置することで入力容量やバス配線の容量の増加を抑えることができ、容量の増加に伴うアクセス時間の悪化や充放電電流の増加などデバイス特性への影響を最小限とすることができる。
【０１０７】
さらに、入力端子を所定レベルでクランプして、導通不良に基づいて発生するバスファイトを防止することができる。また、入力端子のクランプを通常動作時には解除するようにしたので、通常動作時におけるリーク電流を防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態におけるＳＤＲＡＭの一部回路図。
【図２】 各回路の回路構成を説明するための回路図。
【図３】 第２実施形態におけるＳＤＲＡＭの一部回路図。
【図４】 第３実施形態におけるクランプ回路の回路図。
【図５】 スタート回路及び判定回路の回路図。
【図６】 判定信号の動作を示すタイムチャート。
【図７】 第４実施形態におけるクランプ回路の回路図。
【図８】 第５実施形態におけるクランプ回路の回路図。
【図９】 第６実施形態におけるクランプ回路の回路図。
【図１０】 別のクランプ回路の回路図。
【図１１】 テスト信号及び判定信号の動作を示すタイムチャート。
【図１２】 別のクランプ回路の回路図。
【図１３】 導通試験を説明するための半導体装置の一部回路図。
【符号の説明】
１４ 試験回路
２４ 入力論理回路
２５ バスドライブ回路
４５，４６，５０，６０，６３，６４，６５ クランプ回路
IN 入力端子としての入力パッド
DQ 出力端子としての出力パッド
BLout バス配線としての内部バス
φcs チップセレクト信号
φts 試験活性化信号
φon 電源投入信号
φsx 判定信号
【発明の属する技術分野】
本発明は、半導体集積回路に係り、詳しくはボードに実装された時に行われるボードの配線とパッケージの端子との導通試験を可能にする回路を備えた半導体集積回路に関するものである。
【０００２】
【従来技術】
近年、半導体デバイス（半導体装置）においては搭載する機器等の小型化に伴いさらなる小型化と高集積化が要求されている。又、同様に、ボードの実装効率を上げるために半導体デバイスのパッケージ（半導体装置を収容するパッケージ）も小型化が要求され、そのパッケージにおいてはチップサイズパッケージ（ＣＳＰ）が普及している。このＣＳＰ、例えばグリッドアレイ型ＣＳＰは、一般にパッケージの一側面に端子（はんだボール）が格子状に配列されていて、端子が配列されている一側面をボード上の微細化された配線パターンに対して接続（実装）する。このＣＳＰの出現は、端子間隔が益々狭く多ピン化の一途をたどるパッケージをボード上の微細化された配線パターンに対して接続（実装）するのを可能にしている
【０００３】
【発明が解決しようとする課題】
ところで、一般にボードに各半導体デバイスを実装した時、パッケージの端子とボード上の配線との間で確実に接続（導通）されているか否かの検査が行われている。この検査は導通試験ともいわれ、従来ではプローブを端子とボード上の配線に当てて導通の有無を検査している。
【０００４】
従って、このＣＳＰにおいてもボードに実装した時、ＣＳＰの端子とボード上の配線との間で確実に接続（導通）されているか否か検査する必要がある。
しかしながら、ＣＳＰをボードに実装した時、ＣＳＰの端子はＣＳＰとボードとの間に隠れてしまいプローブ等を当てて導通試験を行うことができなかった。又、仮にプローブを当てて試験が行えたとしても、ＣＳＰは一般的に端子が多く多ピンであるため、一つ一つプローブを当てて導通試験を行うことは効率が非常に悪い。
【０００５】
そこで、ＣＳＰをボードに実装した状態で、同ＣＳＰに収容された半導体装置に対してボード上の配線から何らかの信号を送出し、その信号に対する応答を確認することによって、ＣＳＰの各端子がボード上の配線と接続（導通）されているかを検査する方法が考えられている。
【０００６】
この試験方法を採用する場合、半導体装置のメーカにおいては、出荷前（ボードに実装される前）に半導体装置自身の性能及び耐久試験等のための回路の他に、新たに出荷後であってボードに実装した後に行われる導通試験のための回路及び配線を半導体装置内に設ける必要が生じる。
【０００７】
図１３は、ボードに実装した後の導通試験を行うことができると考えられる半導体記憶装置に設けた回路と配線を説明するための回路図である。
図１３において、半導体チップには複数の入力パッドIN0〜INnと複数の出力パッドDQ0〜DQnを有している。又、半導体チップには試験用入力パッドINを有している。各入力パッドIN0〜INnは、それぞれ入力バッファ８１に接続され、その入力バッファ８１は内部バスBLinを介して内部回路８２に接続されている。各出力パッドDQ0〜DQnは出力バッファ８３に接続されその出力バッファ８３は内部バスBLoutを介して内部回路８２に接続されている。
【０００８】
又、各入力パッドIN0〜INnは導通試験のための試験回路８５に接続され、その各試験回路８５はそれぞれ対応する入力パッドIN0〜INnを介して外部装置からの導通試験のための信号を入力する。又、各試験回路８５は１つの試験用入力パッドINに接続され、その試験用入力パッドINを介して外部装置からの導通試験のための信号を入力する。一方、各出力パッドDQ0〜DQnは試験専用出力回路８６にそれぞれ接続され、その各試験専用出力回路８６は導通試験のための信号を対応する出力パッドDQ0〜DQnを介して外部装置に出力する。そして、各試験回路８５とそれぞれ対応する試験専用出力回路８６との間は、それぞれ試験専用内部バスBLexを介して接続されている。
【０００９】
そして、各試験回路８５は、入力パッドIN0〜INnと試験用入力パッドINとから導通試験のための信号をそれぞれ外部装置から入力した時、検出信号をそれぞれ試験専用内部バスBLexを介して対応する試験専用出力回路８６に出力する。各試験専用出力回路８６は、この検出信号に応答して出力パッドDQ0〜DQnを介して外部装置に応答信号を出力する。
【００１０】
つまり、入力パッドIN0〜INn及び試験用入力パッドINからのびたＣＳＰの端子とボードの配線とが接続（導通）している時には、試験回路８５は検出信号を出力する。反対に、非接続（非導通）の時には、試験回路８５は検出信号を出力しない。従って、応答信号は出力されない。
【００１１】
又、出力パッドDQ0〜DQnからのびたＣＳＰの端子とボードの配線とが接続（導通）している時には、検出信号に応答して試験専用出力回路８６から応答信号が外部装置に出力する。反対に、非接続（非導通）の時には、試験専用出力回路８６からの応答信号は外部装置に出力されない。
【００１２】
このようにして、応答信号の有無によって、ＣＳＰの各端子とボードの配線ととの間の導通試験を行うことができる。
しかしながら、半導体装置に試験回路８５、試験専用出力回路８６及び試験専用内部バスBLexを導通試験のために設けなければならず、半導体装置自身の回路規模が大きくなる問題が生じる。
【００１３】
又、一般的に、ボード上には多数の半導体デバイスが実装される。この多数の半導体デバイスが実装されている場合、１つの半導体デバイスに対して導通試験を行っている時、他の半導体デバイスのパッケージに導通不良がありその導通不良に基づいて試験対象外の半導体デバイスが同時に選択されてしまうことが考えられる。この場合、複数の半導体デバイスが同時に動作することから、ボード上でバスファイトが生じる。従って、試験対象以外の半導体デバイスは動作しないような工夫も必要となる。
【００１４】
本発明は、上記問題点を解消するためになされたものであって、その第１の目的は導通試験のための回路規模を小さくすることができる半導体集積回路を提供することにある。
【００１５】
又、第２の目的は、導通不良に基づく誤動作で選択された導通試験が実施されないようにした半導体集積回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明によれば、通常モードにおいて、信号が伝達されるバス配線を使用して導通試験が実施される。その結果、導通試験のための回路の追加に伴うチップサイズの増加が抑制される。
また、導通試験時において、クランプ回路により入力端子が所定電位にクランプされる。その結果、導通試験が確実に実施される。具体的に、ボード上で複数の半導体装置がバス配線で接続されている場合、複数の半導体装置が同時に導通試験を実施しないように入力端子のクランプを実施する。この場合、複数の半導体装置から同時に信号が出力されて、ボード上のバス配線でバスファイトが発生することが防止される。また、通常動作時では、入力端子のクランプが解除されるので、該クランプに伴うリーク電流が防止される。その結果、導通試験のための回路の追加に伴う回路特性の影響が低減される。
【００１７】
また、試験回路の入力論理回路が入力端子側に配置され、試験回路のバスドライブ回路がバス配線側に配置される。従って、試験回路の追加による入力容量の増加や配線容量の増加が抑制される。その結果、試験回路の追加に伴い発生するアクセスタイムの悪化や消費電力の増加などの回路特性の悪化が防止される。
【００１８】
請求項２に記載の発明によれば、バスドライブ回路は、高電位電源とバス配線との間に直列接続されたＰＭＯＳトランジスタと、低電位電源とバス配線との間に直列接続されたＮＭＯＳトランジスタとからなる。そして、それらＭＯＳトランジスタのバス配線に近い側のＭＯＳトランジスタのゲートにはバスドライブ回路の活性化信号が入力される。その結果、バスドライブ回路の非活性化時にいて、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの入力容量がバス配線に付加されることを防止できる。
【００２１】
請求項３に記載の発明において、試験活性化信号により試験回路が活性化されるとともにクランプ回路が制御される。従って、導通試験が実施される時に入力端子が確実にクランプされる。
【００２２】
請求項４に記載の発明によれば、ＭＯＳトランジスタにより入力端子が所定電位にクランプされる。そのＭＯＳトランジスタのゲートには、入力端子の電位レベルを反転した信号が入力される。
【００２３】
請求項５に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、試験回路を活性化させる試験活性化信号とによって制御される。具体的には、電源投入信号がオン又はオフされることによって、クランプ回路によるクランプが実施され、導通試験の終了時にクランプが解除される。
【００２４】
請求項６に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、通常動作を検出する通常モード判定信号とによって制御される。
【００２５】
請求項７に記載の発明によれば、通常モード判定信号は、電源投入時に行うべき動作を検出することで発生される。
請求項８に記載の発明によれば、プリチャージ動作、モード設定動作、リフレッシュ動作の中の少なくともいずれか１つの動作を検出することにより通常モード判定信号が発生される。
【００２６】
請求項９に記載の発明によれば、クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、前記通常動作を判定する判定信号とによって制御される。具体的には、電源投入信号がオン又はオフされることによって、クランプ回路によるクランプが実施され、通常動作に移行したときにクランプが解除される。
【００２７】
請求項１０に記載の発明によれば、チップセレクト信号が入力される入力端子が前記クランプ回路によりクランプされる。この場合、半導体集積回路から誤って出力信号が出力されることが防止される。つまり、複数の半導体装置が実装されたボード上のバス配線でバスファイトが発生することが防止される。
【００２８】
請求項１１に記載の発明によれば、コラムアドレスストローブ信号が入力される入力端子が前記クランプ回路によりクランプされる。
請求項１２に記載の発明によれば、クロックイネーブル信号が入力される入力端子が前記クランプ回路によりクランプされる。
【００２９】
請求項１３に記載の発明によれば、導通試験がエントリされるときに所定の信号が入力される少なくとも１本の入力端子は、クランプ回路により導通試験がエントリされる際の信号レベルに対して反転した電位レベルにクランプされる。従って、前記入力端子がボード上の配線と非接続であったとしても、誤って導通試験が実施されることはない。
【００３０】
請求項１４に記載の発明によれば、源投入時にラッチ回路が保持する所定の電位レベルに基づいてクランプ回路により入力端子が所定電位にクランプされる。
【００３１】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００３２】
図１は、半導体装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）の一部回路図である。このＳＤＲＡＭのパッケージとしてチップサイズパッケージ（ＣＳＰ）が採用されている。
【００３３】
ＳＤＲＡＭは、入力パッドIN0〜INn、試験用入力パッドIN、出力パッドDQ0〜DQn、入力バッファ１１、試験用入力バッファ１２、出力バッファ１３、試験回路１４、バスドライブ回路１５及び内部回路１６を有している。なお、内部回路１６はメモリセルアレイを含み、入力パッドIN0〜INnから入力される信号に応答して信号を出力する。
【００３４】
各入力パッドIN0〜INnは、それぞれ入力バッファ１１に接続され、その入力バッファ１１は内部バスBLinを介して内部回路１６に接続されている。各出力パッドDQ0〜DQnは出力バッファ１３に接続されその出力バッファ１３は内部バスBLoutを介してバスドライブ回路１５に接続される。そして、そのバスドライブ回路１５は内部回路１６に接続されている。
【００３５】
また、各入力パッドIN0〜INnは試験回路１４に接続され、その各試験回路１４はそれぞれ対応する入力パッドIN0〜INnを介して外部装置からの導通試験のための信号を入力する。又、試験用入力パッドINは、試験用入力バッファ１２を介して各試験回路１４に接続され、その試験用入力パッドINを介して外部装置からの導通試験のための信号を入力する。試験回路１４は前記内部バスBLoutに接続される。
【００３６】
ここで、各回路１１〜１５の回路構成を図２を用いて詳述する。
入力バッファ１１は、直列接続された２個のインバータ回路２０，２１からなり、入力パッドIN0からの信号を内部バスBLinを介して内部回路１６に出力する。また、試験用入力バッファ１２は直列接続された２つのインバータ回路２２，２３からなり、試験用入力パッドINからの信号を試験回路１４に出力する。
【００３７】
試験回路１４は、入力論理回路２４とバスドライブ回路２５とを有している。入力論理回路２４は、エクスクルーシブノア回路２６とインバータ回路２７からなり、エクスクルーシブノア回路２６の一方の入力端子は試験用入力バッファ１２の出力端子と接続され、他方の入力端子は入力パッドIN0に接続される。エクスクルーシブノア回路２６の出力端子はインバータ回路２７の入力端子に接続され、該インバータ回路２７の出力端子がバスドライブ回路２５に接続される。従って、入力パッドIN0と試験用入力パッドINとからの入力信号の信号レベルが一致したとき、入力論理回路２４からＬレベルの信号が出力され、入力信号の信号レベルが一致しないとき、入力論理回路２４からＨレベルの信号が出力される。
【００３８】
このように、入力論理回路２４は、入力パッドIN0〜INnから入力される信号と、試験用入力パッドINから入力される信号との論理演算を実施して、その論理結果をバスドライブ回路２５に出力する。
【００３９】
バスドライブ回路２５は、２個のＰＭＯＳトランジスタTP1,TP2と２個のＮＭＯＳトランジスタTN1,TN2とインバータ回路２８とを有している。２個のＰＭＯＳトランジスタTP1,TP2と２個のＮＭＯＳトランジスタTN1,TN2とが外部電源（高電位電源）Vccとグランド（低電位電源）間に直列に接続される。そして、入力論理回路２４からの信号がＰＭＯＳトランジスタTP2及びＮＭＯＳトランジスタTN1のゲート端子にそれぞれ入力され、試験活性化信号（以下、テスト信号という）φtsがＮＭＯＳトランジスタTN2のゲート端子に入力されるとともにインバータ回路２８を介してＰＭＯＳトランジスタTP1のゲート端子に入力される。
【００４０】
尚、テスト信号φtsとは、メモリコントローラ等の外部装置から入力される所定のコマンド信号に基づいてＳＤＲＡＭ内部で生成される信号であって、そのテスト信号φtsは、導通試験のためのテストモード時にＨレベルとなり、それ以外ではＬレベルとなる。
【００４１】
従って、Ｈレベルのテスト信号φtsによりバスドライブ回路２５が活性化され、そのバスドライブ回路２５は、入力論理回路２４からＬレベルの信号が入力されることでＨレベルの信号を出力し、入力論理回路２４からＨレベルの信号が入力されることでＬレベルの信号を出力する。また、Ｌレベルのテスト信号φtsによりバスドライブ回路２５は非活性状態となり、その出力端子はハイインピーダンス状態となる。
【００４２】
バスドライブ回路１５は、２つのＰＭＯＳトランジスタTP3,TP4と２つのＮＭＯＳトランジスタTN3,TN4と３つのインバータ回路３０〜３２とを有してる。２つのＰＭＯＳトランジスタTP3,TP4と２つのＮＭＯＳトランジスタTN3,TN4とが外部電源（高電位電源）Vccとグランド（低電位電源）間に直列に接続される。そして、内部回路１６からの出力信号がインバータ回路３０を介してＰＭＯＳトランジスタTP4及びＮＭＯＳトランジスタTN3のゲート端子に入力され、前記テスト信号φtsが２個のインバータ回路３１，３２を介してＰＭＯＳトランジスタTP3のゲート端子に入力されるとともにインバータ回路３１を介してＮＭＯＳトランジスタTN4のゲート端子に入力される。
【００４３】
従って、Ｌレベルのテスト信号φtsによりバスドライブ回路１５が活性化され、そのバスドライブ回路１５は、内部回路１６からＨレベルの信号が入力されることでＨレベルの信号を出力し、内部回路１６からＬレベルの信号が入力されることでＬレベルの信号を出力する。また、Ｈレベルのテスト信号φtsによりバスドライブ回路１５は非活性状態となり、その出力端子はハイインピーダンス状態となる。
【００４４】
本実施形態では、導通試験時においてテスト信号φtsはＨレベルとなり、それ以外ではテスト信号φtsはＬレベルとなる。つまり、導通試験時において、バスドライブ回路１５は非活性となって内部回路１６からの出力信号を遮断し、バスドライブ回路２５は活性となって入力論理回路２４からの信号に応答して内部バスBLoutを介して出力バッファ１３に信号を出力する。一方、導通試験が実施されないときは、バスドライブ回路２５は非活性となって入力論理回路２４からの信号を遮断し、バスドライブ回路１５は活性となって内部回路１６からの信号に応答して内部バスBLoutを介して出力バッファ１３に信号を出力する。
【００４５】
出力バッファ１３は、ＰＭＯＳトランジスタTP5、ＮＭＯＳトランジスタTN5、ナンド回路３３、ノア回路３４、インバータ回路３５〜４４を有している。ＰＭＯＳトランジスタTP5とＮＭＯＳトランジスタTN5とが外部電源Vccとグランド間に直列に接続され、ＰＭＯＳトランジスタTP5とＮＭＯＳトランジスタTN5との間に出力パッドDQ0が接続される。ＰＭＯＳトランジスタTP5のゲート端子にはナンド回路３３の出力端子が接続され、ＮＭＯＳトランジスタTN5のゲート端子にはノア回路３４の出力端子が接続される。
【００４６】
そして、ナンド回路３３の一方の入力端子には、内部バスBLoutを伝達した信号が２個のインバータ回路３６，３７からなるラッチ回路及びインバータ回路３８を介して入力され、その他方の入力端子には、出力活性化信号φOEがインバータ回路４３，３５を介して入力される。また、ノア回路３４の一方の入力端子には、内部バスBLoutを伝達した信号がインバータ回路３９、２個のインバータ回路４０，４１からなるラッチ回路及びインバータ回路４４，４２を介して入力され、その他方の入力端子には、出力活性化信号φOEがインバータ回路４３を介して入力される。
【００４７】
つまり、ナンド回路３３及びノア回路３４に入力される出力活性化信号φOEに基づいて出力バッファ１３が活性化するよう構成されている。そして、活性化された出力バッファ１３は、バスドライブ回路１５又はバスドライブ回路２５からの信号に応答して出力パッドDQ0に信号を出力する。具体的には、出力バッファ１３は、Ｈレベルの信号に応答してＨレベルの信号を出力し、Ｌレベルの信号に応答してＬレベルの信号を出力する。また、非活性化された出力バッファ１３は、出力パッドDQ0をハイインピーダンス状態にする。
【００４８】
さらに、本実施形態のＳＤＲＡＭはクランプ回路４５，４６を有している。クランプ回路４５はＰＭＯＳトランジスタTP6からなり、クランプ回路４６はＰＭＯＳトランジスタTP7からなる。クランプ回路４５のＰＭＯＳトランジスタTP6は、外部電源Vccと、試験用入力パッドINと試験用入力バッファ１２との間に接続され、そのゲート端子は接地されている。同様に、クランプ回路４６のＰＭＯＳトランジスタTP7は、外部電源Vccと、入力パッドIN0と入力バッファ１１との間に接続され、そのゲートは接地されている。
【００４９】
従って、クランプ回路４５，４６は、オープン状態の試験用入力パッドINや入力パッドIN0の電位を外部電源Vccレベル（Ｈレベル）にクランプする。但し、クランプ回路４５，４６を構成するＰＭＯＳトランジスタTP6,TP7の駆動電流は非常に小さく、入力パッドIN,IN0の電位レベルは外部装置からの信号によりＬレベル或いはＨレベルに駆動される。
【００５０】
次に、上記のように構成したＳＤＲＡＭの作用を説明する。
ボード上に実装されたＳＤＲＡＭが導通試験を実施するためのテストモードに移行してテスト信号φtsがＨレベルとなる。すると、バスドライブ回路２５が活性化されるとともにバスドライブ回路１５が非活性化される。そして、図示しない外部装置が、試験用入力パッドIN及び入力パッドIN0〜INnに対して試験用の信号を出力することで導通試験が実施される。尚、出力バッファ１３は活性化信号φOEにより活性化されて本導通試験が実施される。
【００５１】
先ず、外部装置は、試験用入力パッドIN及び各入力パッドIN0〜INnの全てに対してＨレベルの信号を出力する。但し、外部装置は、全てのパッドIN, IN0〜INnに対応した出力端子をハイインピーダンス状態にしてもよい。この場合、各入力パッドIN, IN0〜INnが仮にボード上の配線と非接続（非導通）状態であったとしてもクランプ回路４５，４６により各入力パッドIN, IN0〜INnの電位はＨレベルとなる。そして、入力論理回路２４の各入力端子には、Ｈレベルの入力信号が入力される。つまり、入力信号が一致するため入力論理回路２４からＬレベルの信号が出力される。従って、バスドライブ回路２５により内部バスBLoutがＨレベルに駆動され、出力バッファ１３を介して出力パッドDQ0〜DQnからＨレベルの応答信号が外部装置に対して出力される。このとき、外部装置に入力される応答信号がＬレベルであれば、該応答信号に対応した出力パッドDQ0〜DQnがボード上の配線と非接続（非導通）であることが確認される。
【００５２】
次いで、外部装置は、入力パッドIN0〜INnに対してはＨレベルの信号を引き続き出力した状態で、試験用入力パッドINに対する出力信号をＨレベルからＬ
レベルに変化させる。このとき、出力パッドDQ0〜DQnを介して外部装置に入力される信号が変化すれば、試験用入力パッドINの接続が確認されるとともに出力パッドDQ0〜DQnの接続が確認される。
【００５３】
詳しくは、試験用入力パッドINがボード上の配線と接続（導通）していれば、試験用入力パッドINからＬレベルの信号が入力論理回路２４の一方の入力端子に入力され、入力パッドIN0〜INnからＨレベルの信号が入力論理回路２４の他方の入力端子に入力される。つまり、入力信号が一致しないため入力論理回路２４からＨレベルの信号が出力される。そして、入力論理回路２４からのＨレベルの信号によりバスドライブ回路２５が内部バスBLoutをＬレベルに駆動して、出力バッファ１３を介して出力パッドDQ0〜DQnからＬレベルの応答信号が外部装置に対して出力される。
【００５４】
一方、試験用入力パッドINが非接続（非導通）であれば、試験用入力パッドINはクランプ回路４５によりＨレベルに駆動されるため、Ｈレベルの信号が入力論理回路２４の一方の入力端子に入力される。つまり、入力信号が一致するため入力論理回路２４からＬレベルの信号が出力される。そして、バスドライブ回路２５により内部バスBLoutがＨレベルに駆動され、出力バッファ１３を介して出力パッドDQ0〜DQnからＨレベルの応答信号が外部装置に対して出力される。
【００５５】
従って、外部装置に入力される応答信号がＨレベルからＬレベルに変化すれば、試験用入力パッドINがの接続が確認されるとともに出力パッドDQ0〜DQnの接続が確認される。また、応答信号がＨレベル状態から変化しなければ、該応答信号に対応した出力パッドDQ0〜DQnがボード上の配線と非接続となっていることが確認される。
【００５６】
このように、出力パッドDQ0〜DQnから出力される信号レベルにより試験用入力パッドIN及び出力パッドDQ0〜DQnの接続状態が確認される。
同様に、外部装置は、試験用入力パッドINに対してＨレベルの信号を出力し、各入力パッドIN0〜INnに対する出力信号を変化させる。このとき、出力パッドDQ0〜DQnを介して外部装置に入力される応答信号が変化すれば、出力パッドDQ0〜DQnに対応した入力パッドIN0〜INnの接続が確認される。一方、応答信号が変化しなければ出力パッドDQ0〜DQnに対応した入力パッドIN0〜INnが非接続であることが確認される。
【００５７】
その後、テスト信号φtsがＬレベルとなり導通試験モードから通常動作モードに移行したとき、バスドライブ回路２５が非活性になり、バスドライブ回路１５が活性になる。従って、試験回路１４からの信号が遮断されて、内部回路１６からの信号がバスドライブ回路１５、内部バスBLout、出力バッファ１３及び出力パッドDQ0〜DQnを介して外部に出力される。
【００５８】
なお、クランプ回路４５，４６は、本実施形態では、各入力パッドIN,IN0〜INnを外部電源Vccにクランプするものであったが、グランドレベルにクランプする構成としてもよい。この場合、クランプ回路は、ＮＭＯＳトランジスタにより構成し、そのゲート端子にＨレベルの信号を入力することで入力パッドのクランプを実施する。
【００５９】
また、上記の試験方法に限定するものではなく、外部装置から出力される信号の組み合わせや順序等、適宜変更して試験を実施してもよい。
次に、上記実施形態の特徴を以下に述べる。
【００６０】
（１）通常動作時には、バスドライブ回路１５を活性化させるとともにバスドライブ２５を非活性化させて内部回路１６から信号を内部バスBLout及び出力バッファ１３を介して出力する。一方、導通試験時には、バスドライブ回路２５を活性化させるとともにバスドライブ１５を非活性化させて各入力パッドIN,IN0〜INnからの入力信号に基づいて内部バスBLout及び出力バッファ１３を介して応答信号を出力するようにした。つまり、通常動作時に出力信号を伝達する内部バスBLout及び出力バッファ１３を使用して導通試験を行えるようにした。この結果、導通試験を実施するための回路を搭載する際のチップ面積の増加を抑制できる。
【００６１】
（２）各入力パッドIN, IN0〜INnがクランプ回路４５，４６によりクランプされているので、誤動作することなく確実に導通試験を実施することができる。
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００６２】
上記第１実施形態のように、ＳＤＲＡＭに導通試験を実施するため回路を追加したとき、その特性への影響を最小限とする必要がある。このため、本実施形態におけるＳＤＲＡＭは、図３に示すように、試験回路１４を構成する入力論理回路２４とバスドライブ回路２５とを分離して構成している。具体的には、入力論理回路２４が各入力パッドIN0〜INnに近接して配設され、バスドライブ回路２５が内部バスBLoutに近接して配設される。
【００６３】
このようにすれば、ＳＤＲＡＭにおける入力端子の入力容量の増加を抑え、かつ、内部バスBLoutの配線容量の増加を抑えることができる。その結果、試験回路１４の追加に伴うアクセスタイムの悪化や、消費電力の増加等を防止することができる。
【００６４】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
上記第１実施形態のように、クランプ回路４５，４６のＰＭＯＳトランジスタTP6,TP7のゲート端子を接地して、常時クランプ回路４５，４６を作動させていると、導通試験が終了した後の通常動作時においてもリーク電流が発生してしまう。このため、本実施形態では、図２のクランプ回路４５，４６を、図４に示すクランプ回路５０に代えて実施する。つまり、通常動作時においてクランプ回路５０が作動しないように構成している。
【００６５】
また、本実施形態のＳＤＲＡＭでは、Ｌレベルのチップセレクト信号φcsに基づいて導通試験のためのテストモードにエントリするように構成されている。従って、クランプ回路５０は、チップセレクト信号φcsが入力される入力パッド/CSをＨレベルにクランプする。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００６６】
図４に示すように、クランプ回路５０は、ＰＭＯＳトランジスタTP8を有している。ＰＭＯＳトランジスタTP8は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続される。そのＰＭＯＳトランジスタTP8のゲート端子には、判定信号φsxが入力され、該信号φsxによりクランプ回路５０が制御される。この判定信号φsxは図５に示すスタート回路５１及び判定回路５２により生成される。
【００６７】
詳述すると、スタート回路５１は、ＮＭＯＳトランジスタTN6と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路が外部電源Vccとグランド間に接続される。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタTN6のゲート端子に供給される。ＮＭＯＳトランジスタTN6のドレイン端子は抵抗R3を介して外部電源Vccに接続され、ＮＭＯＳトランジスタTN6のソース端子は接地されている。
【００６８】
従って、図６に示すように、外部装置からＳＤＲＡＭに外部電源Vccが投入され、その電圧が基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタTN6がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタTN6のドレイン端子の電圧は、ＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタTN6のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路５１は、外部電源Vccが投入されると、所定の時間後にＨレベルからＬレベルに立ち下がる電源投入信号φonを判定回路５２に出力する。
【００６９】
判定回路５２は、２個のＮＭＯＳトランジスタTN7,TN8と４個のインバータ回路５３〜５６とを有している。ＮＭＯＳトランジスタTN7,TN8のソース端子は共に接地され、ＮＭＯＳトランジスタTN7のドレイン端子とＮＭＯＳトランジスタTN8のドレイン端子との間には２個のインバータ回路５３，５４からなるラッチ回路５７が接続される。ＮＭＯＳトランジスタTN7のゲート端子には前記電源投入信号φonが入力され、ＮＭＯＳトランジスタTN8のゲート端子には外部装置からの所定のコマンド信号（プリチャージコマンド）に基づいて生成されるプリチャージ信号PALLが入力される。そして、ＮＭＯＳトランジスタTN7のドレイン端子にかかる電位レベルが２つのインバータ５５，５６を介して判定信号φsxとして出力される。尚、プリチャージコマンドはＳＤＲＡＭが通常動作に移行する際に最も早く外部装置から出力されるコマンドである。
【００７０】
従って、図６に示すように電源投入後は、Ｈレベルの電源投入信号φonによりＮＭＯＳトランジスタTN7はオンに制御され、ＮＭＯＳトランジスタTN7のドレイン端子はＬレベルとなりＮＭＯＳトランジスタTN8のドレイン端子はＨレベルとなる。つまり、ラッチ回路５７が初期セットされ、Ｌレベルの判定信号φsxが判定回路５２から出力される。そして、所定時間後に電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN7はオフとなるが、ラッチ回路５７によりレベルが保持されるため、引き続きＬレベルの判定信号φsxが出力される。その後、Ｈレベルのプリチャージ信号PALLが入力されると、ＮＭＯＳトランジスタTN8がオンとなり、ラッチ回路５７の保持レベルが反転される。これにより、判定回路５２から出力される判定信号φsxがＬレベルからＨレベルとなる。
【００７１】
そして、同判定信号φsxを図４に示すクランプ回路５０のＰＭＯＳトランジスタTP8のゲート端子に入力することにより、ＰＭＯＳトランジスタTP8は、導通試験の実施中はオンとなり、導通試験後の通常使用時はオフとなる。言い換えれば、導通試験の実施中は、ラッチ回路５０が作動して入力パッド/CSをＨレベルにクランプすることができ、通常使用時では、ラッチ回路５０が作動せずリーク電流は発生しない。
【００７２】
ただし、判定回路５２のＮＭＯＳトランジスタTN8のゲート端子に入力される信号は、プリチャージ信号PALLに限定することはない。本実施形態のＳＤＲＡＭにおいて、プリチャージ動作のためのプリチャージコマンド、リフレッシュ動作のためのリフレッシュコマンド、モード設定動作のためのモードレジスタセットコマンドが通常動作モードに移行する際に外部装置から出力される。従って、これらコマンドによって生成されるリフレッシュ信号、モードレジスタセット信号を判定回路５２に入力して、判定信号φsxを生成するように構成してもよい。
【００７３】
また、クランプ回路５０を適用する入力パッドは、チップセレクト信号φcsを入力するための入力パッド/CSに限定するものではない。例えば、チップセレクト信号φcsに加えて、コラムアドレスストローブ信号φCAS 、クロックイネーブル信号φCKEを用いてテストモードに移行するＳＤＲＡＭでは、該信号φCAS,φCKEを入力する入力パッド/CAS, /CKEにも適用する。
【００７４】
次に、上記実施形態の特徴を以下に述べる。
（１）クランプ回路５０がない場合、ボード上の配線とＳＤＲＡＭの外部端子Sとの間で接触不良が生じて入力パッド/CSがオープン状態となると、その入力パッド/csの電位はフローティング状態となる。このとき、図示しない外部装置からの信号がＨレベルでの導通試験を実施しないときであっても、誤ってＬレベルの信号を取り込んで導通試験にエントリしてしまうこととなる。この状態で、外部装置が別のＳＤＲＡＭの導通試験を実施すると、本ＳＤＲＡＭと別のＳＤＲＡＭとからボード上のバス配線に信号が出力されてバスファイトが発生する。しかしながら、本実施形態では、導通試験時において、入力パッド/CSがオープン状態であったとしても、クランプ回路５０により入力パッド/CSの電位がＨレベルにクランプされる。従って、複数のＳＤＲＡＭからボード上のバス配線に同時に信号が出力されることが防止される。つまり、ボード上のバス配線でのバスファイトが防止され、導通試験時におけるＳＤＲＡＭの故障を防止できる。
【００７５】
（２）導通試験後の通常使用時では、クランプ回路５０は動作せず、リーク電流を防止することができる。従って、試験回路の追加に伴うＳＤＲＡＭの特性に与える影響を低減できる。
【００７６】
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。本実施形態では、図２のクランプ回路４６を、図７に示すクランプ回路６０に代えて実施している。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００７７】
本実施形態のＳＤＲＡＭは、Ｌレベルのチップセレクト信号φCSが入力されることで、前記出力活性化信号φOEにより出力バッファ１３を活性化させている。そして、ＳＤＲＡＭは、各出力パッドDQ0〜DQnを介して出力信号をボード上のバス配線に出力する。従って、本実施形態では、誤ってテストモードに移行してしまったとしても、チップセレクト信号φCSをＨレベルとすることで、その出力を禁止するようにしている。
【００７８】
詳しくは、図７に示すように、クランプ回路６０はＰＭＯＳトランジスタTP10とインバータ回路６１を有している。ＰＭＯＳトランジスタTP10は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続される。そして、ＰＭＯＳトランジスタTP10のゲート端子にインバータ回路６１を介してテスト信号φtsが入力される。
【００７９】
具体的に、入力パッド/csがボード上の配線と接続されずにオープン状態であるとき、誤ってＬレベルのチップセレクト信号φCSが内部回路１６に入力されて、本ＳＤＲＡＭが導通試験のためのテストモードに移行する。すると、テスト信号φtsがＨレベルとなりクランプ回路６０が作動する。つまり、入力パッド/csが外部電源Vccにクランプされる。
【００８０】
従って、Ｈレベルのチップセレクト信号φCSが内部回路１６に入力されて同ＳＤＲＡＭからの出力が禁止されるので、複数のＳＤＲＡＭが搭載されたボード上でのバスファイトを防止することができる。
【００８１】
（第５実施形態）
以下、本発明を具体化した第５実施形態を図８に従って説明する。本実施形態では、図２のクランプ回路４６を、図８に示すクランプ回路６３に代えて実施している。なお、第１実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００８２】
図８に示すようにクランプ回路６３は、ＰＭＯＳトランジスタTP11とＮＭＯＳトランジスタTN11とを有している。ＰＭＯＳトランジスタTP11は、外部電源Vccと、入力パッド/csと入力バッファ１１との間に接続され、そのゲート端子は入力バッファ１１を構成するインバータ回路２０とインバータ回路２１との間に接続される。ＮＭＯＳトランジスタTN11のドレイン端子は入力バッファ１１を構成するインバータ回路２０とインバータ回路２１との間と接続され、ＮＭＯＳトランジスタTN11のソース端子は接地されている。そして、ＮＭＯＳトランジスタTN11のゲート端子には既述した電源投入信号φonが入力される。なお、本実施形態では、ＰＭＯＳトランジスタTP11とインバータ回路２０とによりラッチ回路が構成される。
【００８３】
従って、入力パッド/csがオープン状態であれば、電源投入後、電源投入信号φonによりＮＭＯＳトランジスタTN11はオンとなり、インバータ回路２０とインバータ回路２１との間の電位をＬレベルに引き下げる。すると、ＰＭＯＳトランジスタTP11がオンとなり、入力パッド/csの電位は外部電源Vccレベルにクランプされる。具体的には、オープン状態の入力パッド/csの電位は、外部電源VccからＰＭＯＳトランジスタTP11のしきい値電圧分下がった電位レベル（Vcc-Vthp）にクランプされる。なお、入力電位がVcc-Vthp以上であればリーク電流は流れない。
【００８４】
そして、入力バッファ１１からはＨレベルのチップセレクト信号φcsが出力される。その後、電源投入信号φonはＬレベルとなりＮＭＯＳトランジスタTN11はオフとなるが、インバータ回路２０とインバータ回路２１との間はＬレベルの電位を保持し、引き続き、入力バッファ１１からはＨレベルのチップセレクト信号φcsが出力される。
【００８５】
一方、入力パッド/csがボード上の配線と接続された状態であれば、外部装置からの入力信号に基づいて入力パッド/csの電位がＬレベルまたはＨレベルに変化する。このとき、入力パッド/csの電位がＨレベルとなると、インバータ回路２０とインバータ回路２１との間はＬレベルとなりＰＭＯＳトランジスタTP11はオンする。しかし、入力パッド/csの電位はＨレベルでありトランジスタTP11を介して外部電源Vccからリーク電流が流れることはない。また、入力パッド/csの電位がＬレベルとなると、インバータ回路２０とインバータ回路２１との間はＨレベルとなりＰＭＯＳトランジスタTP11はオフして、ＰＭＯＳトランジスタTP11を介したリーク電流は流れない。
【００８６】
次に、上記実施形態の特徴を以下に述べる。
（１）導通試験時において、入力パッド/csがオープン状態であったとしても、チップセレクト信号φcsは、導通試験が活性化されないＨレベルとなる。従って、ボードに実装された複数のＳＤＲＡＭが同時に導通試験を実施することが防止される。その結果、ボード上のバス配線でのバスファイトが防止される。
【００８７】
（２）外部装置からの入力信号に基づいて、入力パッド/csの電位レベルが、Ｌレベルとなるとクランプ回路６３のＰＭＯＳトランジスタTP11はオフに制御されるのでリーク電流は流れない。一方、入力パッド/csの電位レベルがＨレベルとなってクランプ回路６３のＰＭＯＳトランジスタTP11はオンするが、入力パッド/csがＨレベルであるので、外部電源Vccからリーク電流が流れることはない。つまり、本実施形態のクランプ回路６３を用いればのリーク電流を抑制することができる。
【００８８】
（第６実施形態）
以下、本発明を具体化した第６実施形態を図９に従って説明する。
外部電源Vccを、例えば３．３Ｖの電圧レベルとするＳＤＲＡＭでは、外部装置からの入力信号の電圧振幅を大きめに許して、例えば、４．５Ｖの信号を入力してもよいように規定している。この場合、上記図８に示した第５実施形態のクランプ回路６３を適用すると、通常動作時において、入力パッド/csを介して外部電源Vcc側にリーク電流が流れ、ＳＤＲＡＭの特性に悪影響を与える虞がある。そこで、本実施形態では、図８のクランプ回路６３を、図９のクランプ回路６４に代えて具体化している。なお、第５実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００８９】
図９に示すように、クランプ回路６４は、図８のＰＭＯＳトランジスタTP11とＮＭＯＳトランジスタTN11に加えて、ＰＭＯＳトランジスタTP12を有している。ＰＭＯＳトランジスタTP12は、外部電源VccとＰＭＯＳトランジスタTP11との間に接続される。そして、ＰＭＯＳトランジスタTP12のゲート端子には、前記判定信号φsxが入力される。
【００９０】
従って、外部電源VccがＳＤＲＡＭに投入されると、図１１に示すように、Ｌレベルの判定信号φsxにより、ＰＭＯＳトランジスタTP12はオンとなる。また、Ｈレベルの電源投入信号φonによりＮＭＯＳトランジスタTN11がオンされ、ＰＭＯＳトランジスタTP11はオンとなる。これにより、入力パッド/CSを外部電源Vccレベルにクランプすることが可能となる。
【００９１】
そして、Ｈレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。その後、所定の時間の経過に伴い電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN11はオフとなる。このとき、入力バッファ１１のインバータ回路２０とインバータ回路２１との間の電位はＬレベルが保持されて、引き続きＨレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９２】
そして、判定信号φsxがＨレベルとなりＳＤＲＡＭが通常動作モードに移行すると、ＰＭＯＳトランジスタTP12はオフとなる。つまり、通常動作モードでは、クランプ回路６４は活性化されず、外部装置から４．５Ｖの信号が入力されたときにおいても入力パッド/csから外部電源Vccにリーク電流が流れることを防止できる。
【００９３】
また、図９のクランプ回路６４を図１０に示すクランプ回路６５に代えて具体化してもよい。クランプ回路６５は、図９の各トランジスタTP11,TP12,TN11に加えて、２個のＮＭＯＳトランジスタTN12,TN13、５個のインバータ回路６６〜７０及びノア回路７１を有している。
【００９４】
詳述すると、ＮＭＯＳトランジスタTN12,TN13のソース端子は共に接地され、ＮＭＯＳトランジスタTN12のドレイン端子とＮＭＯＳトランジスタTN13のドレイン端子との間には、２個のインバータ回路６６，６７からなるラッチ回路７２が接続される。ＮＭＯＳトランジスタTN12のドレイン端子はＰＭＯＳトランジスタTP12のゲート端子に接続され、ＮＭＯＳトランジスタTN12のゲート端子はＮＭＯＳトランジスタTN11のゲート端子に接続される。ＮＭＯＳトランジスタTN13のゲート端子には、ノア回路７１の入力端子が接続される。そして、テスト信号φtsが、ノア回路７１の一方の入力端子に入力され、その他方の入力端子に３個のインバータ回路６８〜７０を介して入力される。
【００９５】
従って、外部電源Vccが投入されると、図１１に示すように、Ｈレベルの電源投入信号φonによって、ＮＭＯＳトランジスタTN12がオンされてＰＭＯＳトランジスタTP12はオンとなるとともに、ＮＭＯＳトランジスタTN11がオンされてＰＭＯＳトランジスタTP11はオンとなる。これにより、入力パッド/csを外部電源Vccレベルにクランプすることが可能となる。つまり、入力パッド/csがオープン状態であれば、Ｈレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９６】
その後、所定の時間の経過に伴い電源投入信号φonは、ＨレベルからＬレベルに立ち下がり、ＮＭＯＳトランジスタTN11及びＮＭＯＳトランジスタTN12はオフとなる。このとき、ＰＭＯＳトランジスタTP12のゲート端子の電位はラッチ回路７２によりＬレベルに保持され、入力バッファ１１のインバータ回路２０とインバータ回路２１との間の電位はＬレベルが保持される。このため、引き続きＨレベルのチップセレクト信号φcsが入力バッファ１１から内部回路１６に出力される。
【００９７】
その後、導通試験が終了するタイミング、つまり、テスト信号φtsがＨレベルからＬレベルに立ち下がるタイミングで、パルス幅が３個のインバータ回路６８〜７０によって決まる遅延時間と一致するパルス信号がノア回路７１から出力される。このとき、ＮＭＯＳトランジスタTN13がオンされて、ラッチ回路７２の保持レベルが反転される。即ち、ＮＭＯＳトランジスタTN13のドレイン端子の電位がＬレベルとなるとともに、ＮＭＯＳトランジスタTN12のトレイン端子の電位レベルがＨレベルとなり、ＰＭＯＳトランジスタTP12がオフされる。
【００９８】
その結果、導通試験の終了後において、クランプ回路６５は活性化されず、外部装置から４．５Ｖの信号が入力されたときにおいても入力パッド/csから外部電源Vccにリーク電流が流れることを防止できる。
尚、実施の形態は上記実施形態に限定されるものではなく、以下のようにして
実施してもよい。
【００９９】
○上記第３実施形態において、クランプ回路５０のＰＭＯＳトランジスタTP8のゲート端子に入力される信号をタイマにより生成する構成としてもよい。具体的には、例えば、タイマをオシレータとカウンタで構成して、導通試験が実施される期間にクランプ回路５０のＰＭＯＳトランジスタTP8をオンに制御して、試験後の通常動作時では、ＰＭＯＳトランジスタTP8をオフに制御する。このようにしても、リーク電流を防止できる。
【０１００】
○上記第３〜第６実施形態では、外部電源Vccで入力パッド/csをクランプするものであったが、これに限定するものではない。例えば、導通試験にエントリするためにＨレベルの信号を入力する入力パッドにおいて、グランドレベルにクランプようにすれば、導通試験に誤ってエントリすることが防止されるので実用上好ましいものとなる。具体的には、ＮＭＯＳトランジスタを用い、そのドレイン端子を入力パッドと入力バッファ１１との間に接続するとともにそのソース端子を接地する。この場合、入力パッドの電位レベルがグランドレベルからＮＭＯＳトランジスタのしきい値電圧分上がった電位レベル（Vss−Vthn）にクランプされる。なお、入力電位がVss-Vthn以上であればリーク電流は流れない。
【０１０１】
○図４、図７〜図１０に示すクランプ回路５０，６０，６３〜６５を、図１３に示す従来の半導体記憶装置に適用してもよい。この場合も、導通試験時に入力パッドをクランプでき、かつ通常動作時に流れるリーク電流を防止できる。
【０１０２】
○バスドライブ回路１５，２５は、図１２に示すように変更してもよい。詳しくは、バスドライブ回路１５、２５において、活性化信号としてのテスト信号φtsが、バス配線に近い側のＰＭＯＳトランジスタTP2,TP4及びＮＭＯＳトランジスタTN1，TN3に入力されている。従って、バスドライブ回路１５，２５の非活性化時にバスドライブ回路１５，２５を構成する各ＭＯＳトランジスタの入力容量が内部バスBLoutに付加されることを防止することができる。
【０１０３】
○電源投入信号φonは、図６又は図１１に示すように所定時間オンするものであったが、所定時間オフする信号であってもよい。この場合、所定時間オフする電源投入信号に基づいてクランプ回路を駆動させるように構成すればよい。
【０１０４】
○上記各実施形態では、ＳＤＲＡＭに具体化していたが、これに限定するものではない。例えば、ＳＤＲＡＭ以外のＲＡＭに具体化してもよいし、メモリを具備しない半導体集積回路装置（ＬＳＩ）に具体化してもよい。
【０１０５】
○尚、上記各実施形態では、導通試験のための信号を伝達するために、出力用の内部バスBLoutを共用する構成であったが、入力用の内部バスBLinを共用する構成としてもよい。
【０１０６】
【発明の効果】
以上詳述したように、本発明によれば、導通試験のための回路規模を小さくすることができる。又、試験回路を分割回路配置することで入力容量やバス配線の容量の増加を抑えることができ、容量の増加に伴うアクセス時間の悪化や充放電電流の増加などデバイス特性への影響を最小限とすることができる。
【０１０７】
さらに、入力端子を所定レベルでクランプして、導通不良に基づいて発生するバスファイトを防止することができる。また、入力端子のクランプを通常動作時には解除するようにしたので、通常動作時におけるリーク電流を防止することができる。
【図面の簡単な説明】
【図１】 第１実施形態におけるＳＤＲＡＭの一部回路図。
【図２】 各回路の回路構成を説明するための回路図。
【図３】 第２実施形態におけるＳＤＲＡＭの一部回路図。
【図４】 第３実施形態におけるクランプ回路の回路図。
【図５】 スタート回路及び判定回路の回路図。
【図６】 判定信号の動作を示すタイムチャート。
【図７】 第４実施形態におけるクランプ回路の回路図。
【図８】 第５実施形態におけるクランプ回路の回路図。
【図９】 第６実施形態におけるクランプ回路の回路図。
【図１０】 別のクランプ回路の回路図。
【図１１】 テスト信号及び判定信号の動作を示すタイムチャート。
【図１２】 別のクランプ回路の回路図。
【図１３】 導通試験を説明するための半導体装置の一部回路図。
【符号の説明】
１４ 試験回路
２４ 入力論理回路
２５ バスドライブ回路
４５，４６，５０，６０，６３，６４，６５ クランプ回路
IN 入力端子としての入力パッド
DQ 出力端子としての出力パッド
BLout バス配線としての内部バス
φcs チップセレクト信号
φts 試験活性化信号
φon 電源投入信号
φsx 判定信号
Claims (14)
- ボードの配線に対する導通試験を行うための試験回路を有する半導体集積回路であって、
通常モードにおいて信号を伝達するバス配線と、
入力端子に入力された信号に応答して出力端子を介して信号を出力する試験回路と、
前記入力端子を所定電位にクランプするクランプ回路と
を備え、
前記入力端子と前記試験回路と前記出力端子との何れかの間の接続には、前記バス配線が経由されており、
前記クランプ回路は、導通試験時に前記入力端子を所定電位にクランプし、通常動作時に前記クランプを解除し、
前記試験回路は、
入力端子から入力される第１入力信号と試験用の入力端子から入力される第２入力信号が入力される入力論理回路であって、前記第１入力信号の論理レベルと前記第２入力信号の論理レベルが一致した場合にＬレベルの信号を出力し、前記第１入力信号の論理レベルと前記第２入力信号の論理レベルが一致しないときにＨレベルの信号を出力する入力論理回路と、導通試験時に活性化され、導通試験以外の時に非活性化され、活性化時に前記入力論理回路から入力される信号を出力するバスドライブ回路と、を備え、
前記入力論理回路を前記入力端子に近接して配置し、前記バスドライブ回路を前記バス配線に近接して配置したことを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記バスドライブ回路は、高電位電源と前記バス配線との間に直列接続されたＰＭＯＳトランジスタと、低電位電源と前記バス配線との間に直列接続されたＮＭＯＳトランジスタとからなり、それらＭＯＳトランジスタのバス配線に近い側のＭＯＳトランジスタのゲートにはバスドライブ回路の活性化信号が入力されたことを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、前記試験回路を活性化させる試験活性化信号により制御されることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、ＭＯＳトランジスタからなり、そのゲートには前記入力端子の電位レベルを反転した信号が入力されることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、前記試験回路を活性化させる試験活性化信号とによって制御されることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、通常動作を検出する通常モード判定信号とによって制御されることを特徴とする半導体集積回路。 - 請求項６に記載の半導体集積回路において、
前記通常モード判定信号は、電源投入時に行うべき動作を検出することで発生することを特徴とする半導体集積回路。 - 請求項７に記載の半導体集積回路において、
前記電源投入時に行うべき動作は、プリチャージ動作、モード設定動作、リフレッシュ動作の中の少なくともいずれか１つの動作であることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、電源投入時に所定時間オン又はオフする電源投入信号と、前記通常動作を判定する判定信号とによって制御されることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記入力端子は、チップセレクト信号を入力する端子であることを特徴とする半導体集 積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記入力端子は、コラムアドレスストローブ信号を入力する端子であることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記入力端子は、クロックイネーブル信号を入力する端子であることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、前記導通試験がエントリされるときに所定の信号が入力される少なくとも１本の前記入力端子を導通試験がエントリされる際の信号レベルに対して反転した電位レベルにクランプすることを特徴とする半導体集積回路。 - 請求項１又は請求項２に記載の半導体集積回路において、
前記クランプ回路は、電源投入時にラッチ回路が保持する所定の電位レベルに基づいて前記入力端子を所定電位にクランプすることを特徴とする半導体集積回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03791099A JP3950247B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体集積回路 |
| DE60021129T DE60021129T2 (de) | 1999-02-02 | 2000-01-31 | Verfahren und Vorrichtung zur Prüfung einer elektronischen Vorrichtung |
| EP04025795A EP1515345A1 (en) | 1999-02-02 | 2000-01-31 | Test method and test circuit for electronic device |
| EP00300725A EP1026696B1 (en) | 1999-02-02 | 2000-01-31 | Test method and test circuit for electronic device |
| TW089101624A TW527491B (en) | 1999-02-02 | 2000-01-31 | Test method and test circuit for electronic device |
| KR1020000004849A KR100555170B1 (ko) | 1999-02-02 | 2000-02-01 | 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치 |
| US09/494,953 US7028235B1 (en) | 1999-02-02 | 2000-02-01 | Test method and test circuit for electronic device |
| US11/198,221 US7251766B2 (en) | 1999-02-02 | 2005-08-08 | Test method and test circuit for electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03791099A JP3950247B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000236069A JP2000236069A (ja) | 2000-08-29 |
| JP3950247B2 true JP3950247B2 (ja) | 2007-07-25 |
Family
ID=12510711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03791099A Expired - Fee Related JP3950247B2 (ja) | 1999-02-02 | 1999-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3950247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4973263B2 (ja) * | 2007-03-22 | 2012-07-11 | 日本電気株式会社 | 接続不良検出回路及び方法 |
-
1999
- 1999-02-16 JP JP03791099A patent/JP3950247B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000236069A (ja) | 2000-08-29 |
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| TRDD | Decision of grant or rejection written | ||
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