KR100555170B1

KR100555170B1 - 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치

Info

Publication number: KR100555170B1
Application number: KR1020000004849A
Authority: KR
Inventors: 가토요시하루
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-02-02
Filing date: 2000-02-01
Publication date: 2006-03-03
Also published as: TW527491B; DE60021129D1; DE60021129T2; US7028235B1; EP1026696A3; US7251766B2; EP1515345A1; EP1026696A2; EP1026696B1; KR20000071321A; US20050270859A1

Abstract

본 발명은 복수개의 버스 라인과 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법을 제공한다. 먼저, 제1 반도체 장치는 버스 라인 중 선택된 하나에 제1 논리 출력 신호를 공급한다. 그리고, 제2 반도체 장치는 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득한다. 제1 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치에 바르게 접속되었을 때 상기 제1 논리 출력 신호와 일치한다. 제2 반도체 장치는 제2 논리 출력 신호를 발생시키기 위해 상기 제1 버스 라인 신호를 반전시킨다. 제2 반도체 장치는 제2 논리 출력 신호를 제1 반도체 장치에 전송한다. 제1 반도체 장치는 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신한다. 제2 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치에 바르게 접속되었을 때 제2 논리 출력 신호와 일치한다. 제1 반도체 장치는 제1 반도체 장치와 제2 반도체 장치 사이의 접속 상태를 판정하기 위해 제1 논리 출력 신호와 제2 버스 라인 신호를 비교한다.

Description

전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치{TEST METHOD AND TEST CIRCUIT FOR ELECTRONIC DEVICE}

도 1은 종래의 전자 장치의 개략적 블록도.

도 2는 종래의 반도체 장치의 개략적 도면.

도 3은 본 발명의 제1 실시예에 따른 전자 장치의 개략적 회로도.

도 4는 도 3의 전자 장치의 동작을 도시한 신호 파형 챠트.

도 5는 본 발명의 제2 실시예에 따른 전자 장치의 개략적 회로도.

도 6은 도 5의 전자 장치의 동작을 도시한 신호 파형 챠트.

도 7은 본 발명의 제3 실시예에 따른 전자 장치의 개략적 회로도.

도 8은 본 발명의 제4 실시예에 따른 SDRAM 의 개략적 도면.

도 9는 도 8의 SDRAM 의 각각의 블록의 회로도.

도 10은 본 발명의 제5 실시예에 따른 SDRAM 의 개략적 도면.

도 11은 본 발명의 제6 실시예에 따른 SDRAM 의 클램프 회로의 회로도.

도 12는 시동 회로와 판정 회로의 회로도.

도 13은 도 12의 판정 회로의 판정 신호의 파형 챠트.

도 14는 본 발명의 제7 실시예에 따른 SDRAM 의 클램프 회로의 회로도.

도 15는 본 발명의 제8 실시예에 따른 SDRAM 의 클램프 회로의 회로도.

도 16은 본 발명의 제9 실시예에 따른 SDRAM 의 클램프 회로의 회로도.

도 17은 본 발명에 따른 다른 클램프 회로의 회로도.

도 18은 본 발명의 테스트 신호와 판정 신호의 파형 챠트.

도 19는 본 발명에 따른 버스 구동 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1: 피측정 IC

1a, 214: 테스트 회로

2: 측정 IC

2a: 수신 회로

10, 10a: CPU

11a: 데이터 출력 유닛

24, 220, 221: 인버터

30, 30a, 30b: 메모리

31: 래치

32: 논리 유닛

43, 44: OR 회로

82, 216: 내부 회로

100: 반도체 장치

200, 300, 400, 500, 600: 전자 장치

211: 입력 버퍼

213: 출력 버퍼

215: 버스 구동 회로

245, 246, 250, 260, 263, 264, 265: 클램프 회로

251: 시동 회로

252: 판정 회로

본 발명은 전자 장치의 테스트 회로에 관한 것으로, 전자 장치에 포함된 복수개의 반도체 장치(IC, LSI)를 접속하는 버스 라인의 단락 회로 고장 또는 개방 회로 고장을 검출하기 위한 테스트 회로에 관한 것이다.

버스 라인을 지나는 단락 회로, 입력/출력 핀을 지나는 단락 회로, 버스 라인의 개방 회로 및 입력/출력 핀 사이의 단선과 같은 결함을 검사하기 위한 개방/단락 회로 테스트는 일반적으로 전자 장치의 설치 이전에 행해진다. 개방/단락 회로 테스트를 실행하는 테스트 회로는 일반적으로 반도체 장치와 일체화되어 있다. 예를 들면, 볼 그리드 어레이(BGA)와 같은 칩 크기 패키지내에 통합되고, 입력/출력 핀은 보드상에 CSP를 설치한 후에는 보드 외부에 나타나지 않는다. 그러므로, 입력/출력 핀과 접촉하는 프로브를 사용할 필요가 있는 개방/단락 회로 테스트를 수행하는 것은 불가능하다.

테스트 회로는 반도체 장치 및 테스트 회로를 접속하는 버스 라인을 통해 특정 테스트 데이터를 반도체 장치에 공급한다. 테스트 회로는 반도체 장치로부터 출력된 데이터가 예측된 데이터와 같은지를 판정하여, 버스 라인을 지나는 단락 회로와 버스 라인의 개방 회로를 검출한다.

일본 특허 제 5-99980 호는 전자 장치를 테스트하는 방법을 개시한다. 도 1에 도시된 바와 같이, 테스트 회로(1a)를 포함하는 피측정 반도체 장치(1)와 테스트 회로(1a)로부터 신호를 수신하는 수신 회로(2a)를 포함하는 측정 반도체 장치(2)를 구비하는 다중 반도체 장치가 보드상에 설치된다. 피측정 장치(1)의 입력/출력 핀(Pa1~Pan)은 버스 라인(DB1~DBn)을 통해 측정 장치(2)의 입력/출력 핀(Pb1~Pbn)에 접속된다. 테스트 회로(1a)는 특정 입력/출력 핀, 예를 들면, Pa1을 선택하고, 선택된 입력/출력 핀(Pa1)으로부터 데이터 "1: H 레벨"를 출력하며, 다른 선택되지 않은 입력/출력 핀(Pa2-Pan)으로부터 데이터 "0:L 레벨"을 출력한다.

예측된 값 "1"이 측정 장치(2)의 입력/출력 핀(Pb1)에서 검출되지 않는다면, 테스트 회로(1a)는 입력/출력 핀(Pa1~Pan)을 Pb1~Pbn 에 접속하는 버스 라인(DB1~DBn)이 개방되거나, 버스 라인(DB1~DBn)이 입력/출력 핀(Pa1~Pan 및 Pb1~Pbn)과 접속되지 않은 것(개방 회로 고장 검출)으로 판정한다. 남아있는 입력/출력 핀으로부터의 데이터를 바탕으로, 특정 입력/출력 핀(Pb1)을 제외하고, 논리값 "1"이 검출되면, 검출된 입력/출력 핀(Pa2~Pan, Pb2~Pbn)과 특정 입력/출력 핀(Pa1, Pb1)을 지나거나, 버스 라인(DB1~DBn)을 지나는 단락 회로가 존재하는 지가 판정된다. 입력/출력 핀을 물리적 어드레스에 따라서 순차적으로 선택함으로써, 테스트 회로(1a)는 피측정 장치(1)의 입력/출력 핀(Pa1~Pan) 모두에 대해서 개방 회로 및 단락 회로 테스트를 수행한다.

어떤 전자 장치에서, 버스 라인(DB1~DBn)은 플로팅 상태에 있다. 이러한 경우에, 선택된 입력/출력 핀이 개방 회로 고장을 갖더라도, 버스 라인(DB1~DBn)이 축적된 전하를 가질 때, 측정 장치(2)의 입력/출력 핀(Pb1~Pbn)의 논리값은 예측된 값 "1" 로 설정될 수 있다. 이러한 경우에, 선택된 입력/출력 핀이 개방 회로 고장을 갖더라도, 정상인 것으로 판정된다. 즉, 개방 회로 고장이 검출되지 않는다.

입력/출력 핀(Pa1~Pan)이 물리적인 어드레스에 따라서 순차적으로 선택될 때, 입력/출력 핀(Pa1~Pan)의 논리값은 물리적인 어드레스에 따라서 순차적으로 "1"로 설정된다. 이 경우에, 이전에 선택된 입력/출력 핀의 버스 라인상에 전하가 남아있을 가능성이 있다. 측정 장치(2)의 특정 입력/출력 핀이 Pb3 이전의 입력/출력 핀(Pb1, Pb2)일 때, 예를 들면, 남아있는 전하는 테스트 회로가 때때로 입력/출력 핀(Pb3)의 예측되는 값과 동일한 논리값 "1"을 검출할 수 있도록 한다. 이 경우에, 입력/출력 핀(Pb1, Pb2)이 바르게 접속되어 있는 지와 무관하게, 단락 회로 고장을 갖는 것으로 판정된다.

피측정 장치(1)의 출력 드라이버(버퍼)의 구동 용량이 높을 때, 선택된 버스 라인(DB3)상의 전하가 예를 들면 아주 조금 누설되더라도, 출력 드라이버의 구동 용량이 전하의 누설을 극복할 수 있을 만큼 충분히 높다면, 테스트 회로는 입력/출력 핀(Pb3)에서 예측된 값과 동일한 논리값 "1"을 검출할 것이다. 즉, 입력/출력 핀(Pa3, Pb3) 및 버스 라인(DB3)은 정상으로 판정된다.

그러나, 측정 장치(2)의 출력 드라이버의 구동 용량이 낮으면, 측정 장치(2)가 논리값 "1"을 출력한다고 하더라도, 측정 장치(2)의 출력 드라이버의 구동 용량이 전하의 누설을 보상하기에 불충분하다면, 피측정 장치(1)의 입력/출력 핀(Pa3)에는 논리값 "0"이 공급된다. 그러므로, 장치(1)와 장치(2) 사이의 접속에 결함이 있더라도, 정상으로 판정되거나, 역으로, 접속이 정상이더라도 고장으로 판정된다.

이러한 에러를 방지하기 위해서, 테스트 회로(1a)와 수신 회로(2a)를 사용하여 테스트를 수행할 때 피측정 장치(1)와 측정 장치(2) 사이의 데이터를 양방향성으로 전송하고 수신하는 것을 생각할 수 있다. 그러나, 테스트 회로(1a)와 수신 회로(2a)를 사용하는 것은 피측정 장치(1)와 측정 장치(2)의 회로 크기를 증가시킨다.

도 2는 테스트 회로가 제공된 종래 기술의 반도체 장치(100)의 개략적 도면이다. 반도체 장치(100)는 다중 입력 패드(IN0~INn), 다중 출력 패드(DQ0~DQn) 및 테스트 입력 패드(IN)를 갖는다. 입력 패드(IN0~INn)는 각각 내부 버스 라인(BLin)을 통해 입력 버퍼(281)와, 내부 회로(282)에 접속된다. 출력 패드(DQ0~DQn)는 각각 내부 버스 라인(BLout)을 통해 출력 버퍼(283)와, 내부 회로(282)에 접속된다.

입력 패드(IN0~INn)는 각각의 테스트 회로(285)에 접속된다. 테스트 회로(285)는 입력 패드(IN0~INn)를 통해 외부 장치로부터 테스트 신호를 수신한다. 테스트 회로(285)는 단일 테스트 입력 패드(IN)에 각각 접속되고 테스트 입력 패드(IN)를 통해 외부 장치로부터 테스트 신호를 수신한다. 출력 패드(DQ0~DQn)는 테스트 전용 출력 회로(286)에 각각 접속되고, 테스트 전용 출력 회로(286)는 각각 테스트 전용 내부 버스 라인(BLex)을 통해 테스트 회로(285)에 접속된다.

테스트 회로(285)는 입력 패드(IN0~INn)를 통해 외부 장치로부터 테스트 신호를 수신하고 입력 패드(IN)를 테스트하며, 검출 신호를 테스트 전용 내부 버스 라인(BLex)을 통해 테스트 전용 출력 회로(286)에 공급한다. 테스트 전용 출력 회로(286)는 검출 신호에 응답하여 응답 신호를 출력 패드(DQ0~DQn)를 통해 외부 장치에 공급한다.

입력 패드(IN0~INn) 및 테스트 입력 패드(IN)에 접속된 CSP 의 단자가 보드의 배선에 바르게 접속되었을 때, 테스트 회로(285)는 테스트 신호를 수신하고, 검출 신호를 전달한다. 한편, 단자가 바르게 접속되지 않았을 때(비전도), 테스트 회로(285)는 검출 신호를 전달하지 않으며 테스트 전용 출력 회로(286)는 응답 신호를 출력하지 않는다.

출력 패드(DQ0~DQn)에 접속된 CSP의 단자가 보드의 배선에 바르게 접속되었을 때, 테스트 전용 출력 회로(286)로부터의 응답 신호가 외부 장치에 공급된다. 한편, 단자들이 바르게 접속되지 않았을 때(비전도), 테스트 전용 출력 회로(286)로부터의 응답 신호는 외부 장치에 공급되지 않는다. 그러므로, 응답 신호의 존재를 바탕으로, CSP 의 단자와 보드의 배선 사이의 접속(연결 상태)이 판정된다.

그러나, 테스트 회로(285), 테스트 전용 출력 회로(286) 및 테스트 전용 내부 버스 라인(BLex)의 제공은 반도체 장치의 회로 크기를 증가시킨다.

또한, 연결 상태 테스트는 하나의 반도체 장치상에서 수행되며, 다른 반도체 장치에서 연결 상태 결함이 있다면, 그 연결 상태 결함을 바탕으로, 다른 반도체 장치가 테스트용으로 선택될 것이다. 이 경우에, 복수개의 반도체 장치가 보드상에서 동시에 테스트될 수 있으며, 보드상에서 버스 회선 쟁탈이 발생한다. 따라서, 테스트되는 장치 이외의 반도체 장치의 동작을 조절할 필요가 있다.

본 발명은 상기 설명된 배경에서 발명된 것이며, 본 발명의 목적은 개방 회로/단락 회로 테스트를 확실하게 실행하는 전자 장치 테스트 방법을 제공하는 동시에, 테스트를 위한 회로 영역의 증가를 방지하는 것이다.

상기 목적을 성취하기 위해서, 복수개의 버스 라인과 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법이 제공된다. 먼저, 제1 반도체 장치는 제1 논리 출력 신호를 가진 버스 라인 중에서 선택된 하나의 라인을 공급한다. 그후에, 제2 반도체 장치는 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득한다. 제1 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속할 때 제1 논리 출력 신호에 대응한다. 제2 반도체 장치는 제2 논리 출력 신호를 발생시키기 위해 제1 버스 라인 신호를 반전시킨다. 제2 반도체 장치는 제2 논리 출력 신호를 제1 반도체 장치에 전송한다. 제1 반도체 장치는 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신한다. 제2 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속했을 때 제2 논리 출력 신호에 대응한다. 제1 반도체 장치는 제1 논리 출력 신호와 제2 버스 라인 신호를 비교하여 제1 반도체 장치와 제2 반도체 장치 사이의 접속을 검출한다.

본 발명의 다른 측면으로, 복수개의 버스 라인을 가지고 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법이 제공된다. 먼저, 제1 반도체 장치는 버스 라인 중의 선택된 하나에 제1 논리 출력 신호를 공급한다. 그후에, 제2 반도체 장치는 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득한다. 제1 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속할 때 제1 논리 출력 신호에 대응한다. 제1 논리 출력 신호를 출력한 후에, 제1 반도체 장치는 제1 논리 출력 신호의 반전된 신호인 제2 논리 출력 신호를 발생시키고 제2 논리 출력 신호를 선택된 버스 라인에 공급한다. 제2 반도체 장치는 얻어진 제1 버스 라인 신호를 출력한다. 제1 반도체 장치는 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신한다. 제2 버스 라인 신호는 선택된 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속했을 때 제1 논리 출력 신호에 대응한다. 제1 반도체 장치는 제1 논리 출력 신호와 수신된 제2 버스 라인 신호를 비교하여 제1 반도체 장치와 제2 반도체 장치 사이의 접속 상태를 검출한다.

본 발명의 다른 측면으로, 복수개의 버스 라인을 가지고 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치가 제공된다. 제1 반도체 장치는 제1 논리 출력 신호를 각각의 버스 라인에 공급하기 위해 각각의 버스 라인에 접속된 제1 출력 회로와, 각각의 버스 라인에 접속된 비교 회로를 포함한다. 제2 반도체 장치는 대응하는 버스 라인이 제1 및 제2 반도체 장치에 바르게 접속되었을 때 제1 논리 출력 신호에 대응하는 제1 버스 라인 신호를 얻기 위하여 각각의 버스 라인에 접속된 입력 회로를 포함한다. 제2 출력 회로는 제2 논리 출력 신호를 발생시키기 위해 제1 버스 라인 신호를 반전시키며, 대응하는 버스 라인에 제2 논리 출력 신호를 공급한다. 비교 회로는 대응하는 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속했을 때 제2 논리 출력 신호에 대응하는 제2 버스 라인 신호를 수신하고, 제1 논리 출력 신호와 제2 버스 라인 신호를 비교하여 제1 반도체 장치와 제2 반도체 장치 사이의 접속 상태에 관한 판정 신호를 발생시킨다.

본 발명의 다른 측면으로, 복수개의 버스 라인과 함께 서로 접속된 제1 및 제2 반도체 장치를 포함하는 전자 장치가 제공된다. 제1 반도체 장치는 제1 논리 출력 신호를 각각의 버스 라인에 공급하기 위해 각각의 버스 라인에 접속된 제1 출력 회로를 포함한다. 반전 출력 회로는 제1 출력 회로가 제1 논리 출력 신호를 공급한 후에 제1 논리 출력 신호의 반전된 신호인 제2 논리 출력 신호를 각각의 버스 라인에 공급한다. 비교 회로는 각각의 버스 라인에 접속된다. 제2 반도체 장치는 대응하는 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속했을 때 제1 논리 출력 신호에 대응하는 제1 버스 라인 신호를 얻기 위해 각각의 버스 라인에 접속된 입력 회로를 포함한다. 제2 출력 회로는 제1 버스 라인 신호를, 대응하는 버스 라인에 공급한다. 비교 회로는 제2 버스 라인 신호를 수신하고, 이 제2 버스 라인 신호는 대응하는 버스 라인이 제1 및 제2 반도체 장치를 바르게 접속했을 때 제1 논리 출력 신호에 대응하며, 제1 논리 출력 신호와 제2 버스 라인 신호를 비교하여 제1 반도체 장치와 제2 반도체 장치 사이의 접속 상태에 관한 판정 신호를 발생시킨다.

본 발명의 다른 측면 및 이점은 본 발명의 이론을 예로서 도시한 첨부된 도면을 참조로 한 하기의 설명으로부터 명백해질 것이다.

도 3은 본 발명의 제1 실시예에 따른 전자 장치(200)의 개략적 회로도이다. 전자 장치(200)는 보드(도시되지 않음)상에 설치된 CPU(10)와 메모리 유닛(30)을 포함하는 다중 반도체 장치(IC)를 포함한다. CPU(10)는 측정 IC이며, 메모리(30)는 피측정 IC이다. CPU(10)의 입력/출력 핀(Pa1~Pan)(Pa1으로 표시되어 있음)은 각각 버스 라인(DB1~DBn)(DB1으로 표시되어 있음)을 통해 메모리(30)의 입력/출력 핀(Pb1~Pbn)(Pb1으로 표시되어 있음)에 접속된다. 버스 라인(DB1~DBn)은 이들이 전기적으로 플로팅되도록 설계된다.

CPU(10)는 입력/출력 핀(Pa1~Pan)에 각각 접속된 복수개의 데이터 출력 유닛(11)과 복수개의 데이터 비교 유닛(12)을 포함한다. 도 3은 입력/출력 핀(Pa1)에 접속된 하나의 데이터 출력 유닛(11)과 하나의 데이터 비교 유닛(12)을 도시한다. 남아있는 데이터 출력 유닛 및 남아있는 데이터 비교 유닛은 데이터 출력 유닛(11) 및 데이터 비교 유닛(12)과 동일한 구성을 갖는다.

데이터 출력 유닛(11)은 3개의 인버터(13~15)와, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)를 포함한다. 인버터(13)는 바람직하게는 CMOS 인버터이다. 인버터(13)의 제1 단자는 PMOS 트랜지스터(16)를 통해 고전위 전원 Vcc 에 접속되고, 인버터(13)의 제2 단자는 NMOS 트랜지스터(17)를 통해 저전위 전원(그라운드) GND 에 접속된다. PMOS 트랜지스터(16)의 게이트는 인버터(14)로부터 반전된 제어 신호(φOEA)를 수신한다. NMOS 트랜지스터(17)의 게이트는 제어 신호(φOEA)를 수 신한다. 인버터(13)의 입력 단자는 CPU(10)의 내부 회로(도시되지 않음)로부터 인버터(15)에 의해 반전된 신호 데이터(DATA)를 수신한다. 인버터(13)의 출력 단자는 입력/출력 핀(Pa1)에 접속된다. 인버터(13)는 제어 신호(φOEA)가 H 레벨에 있을 때 활성화되고 입력/출력 핀(Pa1)에 데이터를 공급한다.

데이터 비교 유닛(12)은 2개의 NAND 회로(18, 19), NOR 회로(20) 및 5개의 인버터(21~25)를 포함한다. NAND 회로(18)의 제1 입력 단자에는 인버터(21)에 의해 반전된 데이터가 공급되고 제2 입력 단자에는 인버터(22)에 의해 반전된 신호가 공급된다. 인버터(22)의 입력 단자는 입력/출력 핀(Pa1)에 접속된다.

NAND 회로(19)의 제1 입력 단자에는 데이터가 공급되고, 제2 입력 단자에는 인버터(24)에 의해 반전된 인버터(22)로부터의 출력 신호가 공급된다. NOR 회로(20)는 인버터(23)에 의해 반전된 NAND 회로(18)의 출력과 인버터(25)에 의해 반전된 NAND 회로(19)의 출력을 수신하고, 판정 신호(φJDG)를 발생시킨다. 데이터 비교 유닛(12)은 데이터의 논리 값과 입력/출력 핀(Pa1)의 데이터가 같을 때 판정 신호(φJDG)를 로우(low)로 출력하고 상기 논리값들이 같지 않을 때 판정 신호(φJDG)를 하이(high)로 출력한다.

메모리(30)는 복수개의 래치(31)와 복수개의 논리 유닛(32)을 포함하며, 이들은 각각 입력/출력 핀(Pb1~Pbn)에 접속된다. 도 3은 입력/출력 핀(Pb1)과 하나의 논리 유닛(32)에 접속된 하나의 래치(31)를 도시한다. 나머지 래치(31)와 논리 유닛(32)은 도 3에 도시된 래치(31) 및 논리 유닛(32)과 동일한 구성을 갖는다.

래치(31)는 전송 게이트(33), 래치 회로(34), 인버터(35a, 35b), 지연 회로(35c), 제어 회로(35d) 및 리셋 회로(36)를 포함한다. 전송 게이트(33)는 바람직하게는 입력/출력 핀(Pb1)과 래치 회로(34) 사이에 접속되는 CMOS 전송 게이트이다. 전송 게이트(33)의 PMOS 트랜지스터의 게이트는 지연 회로(35c)와 인버터(35a)로부터 지연되어 반전된 제어 신호(φINB)를 수신한다. 전송 게이트(33)의 NMOS 트랜지스터의 게이트는 지연 회로(35c)로부터 지연 제어 신호(φINB)를 수신한다. 지연 회로(35c)는 바람직하게는 인버터의 짝수 개수로 구성된다.

리셋 회로(36)는 CMOS 인버터(36a), PMOS 트랜지스터(36b) 및 NMOS 트랜지스터(36c)를 포함한다. 인버터(36a)의 입력 단자는 입력/출력 핀(Pb1)에 접속되고, 출력 단자는 래치 회로(34)에 접속된다. 인버터(36a)의 제1 전원 단자는 PMOS 트랜지스터(36b)를 통해 고전위 전원(Vcc)에 접속되고, 제2 전원 단자는 NMOS 트랜지스터(36c)를 통해 그라운드(GND)에 접속된다. PMOS 트랜지스터(36b)의 게이트는 제어 회로(35d)로부터 제어 신호(M)를 수신하고, NMOS 트랜지스터(36c)의 게이트는 인버터(35b)에 의해 반전된 제어 신호(M)를 수신한다.

제어 회로(35d)는 NAND 회로(35e)와 홀수 스테이지(3개의 스테이지) 인버터(35f)를 포함한다. NAND 회로(35e)는 홀수 스테이지 인버터(35f)에 의해 반전된 제어 신호(φINB)를 수신하여 제어 신호(M)를 출력한다. 제어 신호(M)는 제어 신호(φINB)가 상승함에 따라, 특정 주기동안 로우이다. 제어 신호(M)가 로우인 시간 주기는 지연 회로(35c)에 의한 제어 신호(φINB)의 지연 시간보다 짧다. 리셋 회로(36)는 제어 신호(M)에 의해 결정될 때 래치 회로(34)를 리셋한다.

래치 회로(34)는 2개의 인버터(34a, 34b)를 포함한다. 인버터(34a)의 입력 단자는 전송 게이트(33)에 접속되고, 그의 출력 단자는 인버터(34b)의 입력 단자에 접속된다. 인버터(34b)의 출력 단자는 인버터(34a)의 입력 단자에 접속된다. 전송 게이트(33)와 인버터(34a)의 입력 단자 사이의 노드 N은 논리 유닛(32)에 접속되는 래치 회로(34)의 출력 노드이다. 전송 게이트(33)가 하이 제어 신호(φINB)에 의해 전도된다면, 래치 회로(34)는 입력/출력 핀(Pb1)에 공급된 데이터를 래치한다.

논리 유닛(32)은 전송 게이트(37), 3개의 인버터(38~40), PMOS 트랜지스터(41) 및 NMOS 트랜지스터(42)를 포함한다. 전송 게이트(37)는 바람직하게는 CMOS 형 전송 게이트이다. 전송 게이트(37)는 래치(31)의 노드(N)와 인버터(39)의 입력 단자 사이에 접속된다. 전송 게이트(37)의 PMOS 트랜지스터의 게이트에는 인버터(38)에 의해 반전된 제어 신호(φOEB)가 공급되고, NMOS 트랜지스터의 게이트에는 제어 신호(φOEB)가 공급된다.

인버터(39)는 바람직하게는 CMOS 형 인버터이다. 인버터(39)의 제1 전원 단자는 PMOS 트랜지스터(41)를 통해 고전위 전원(Vcc)에 접속되고, 제2 전원 단자는 NMOS 트랜지스터(42)를 통해 그라운드(GND)에 접속된다. PMOS 트랜지스터(41)의 게이트에는 인버터(40)에 의해 반전된 제어 신호(φOEB)가 공급되고, NMOS 트랜지스터(42)의 게이트에는 제어 신호(φOEB)가 공급된다. 인버터(39)의 출력 단자는 입력/출력 핀(Pb1)에 접속된다. 전송 게이트(37)가 하이 제어 신호(φOEB)에 의해 전도되고, 인버터(39)가 활성화되면, 반전된 데이터가 입력/출력 핀(Pb1)에 공급된다.

CPU(10) 및 메모리(30)는 테스트 모드 신호에 응답하여 테스트 모드로 들어가고, 도 4에 도시된 바와 같이, 데이터 및 제어 신호 φOEA, φINB, φOEB를 발생시킨다. 테스트 프로세스는 하기에 몇 단계로 분리되어 설명된다. 제1 단계는 제어 신호(φOEA)의 상승과 함께 시작하고, 제2 단계는 제어 신호(φINB)의 상승과 함께 시작하며, 제3 단계는 제어 신호(φOEB)의 상승과 함께 시작한다.

먼저, CPU(10)는 핀의 물리적인 어드레스에 따라서 순차적으로, 테스트 모드 신호에 응답하여 특정 입력/출력 핀(Pa1~Pan)을 선택한다. 즉, CPU(10)의 내부 회로(도시되지 않음)는 테스트 모드 신호의 입력 이후에 일정 시간이 경과한 후에, 각각의 데이터 출력 유닛(11)에 논리 값 "1"의 데이터를 공급하며, 각각의 입력/출력 핀(Pa1~Pan)의 논리 값을 순차적으로 "1"로 설정한다. 즉, CPU(10)의 내부 회로는 순차적으로 입력/출력 핀(Pa1~Pan)에 논리값 "1000ㆍㆍㆍ0", "0100ㆍㆍㆍ0", "0010ㆍㆍㆍ0", ㆍㆍㆍ, "0000ㆍㆍㆍ1"을 공급한다. 이후에, 테스트 프로세스는 입력/출력 핀(Pa1)에 초점을 맞추어 설명된다.

(1) CPU(10) 및 메모리(30)가 바르게 접속되어 있는 경우,

케이스 (1-1): CPU(10)는 논리값 "1"의 데이터를 출력한다.

제1 단계에서, 제어 신호(φOEA)가 상승할 때, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)는 턴온되고(turned on), 인버터(13)가 활성화된다. 인버터(13)는 입력/출력 핀(Pa1)에 논리값 "1"의 데이터를 공급한다. 논리값 "1"의 데이터는 버스 라인(DB1)과 메모리(30)의 입력/출력 핀(Pb1)을 통해 래치(31)에 공급된다.

제2 단계에서, 제어 신호 φINB가 상승할 때, 일정 시간동안, 제어 신호(M)는 L 레벨로 유지되고, 리셋 회로(36)가 활성화된다. 리셋 회로(36)는 논리값 "1"의 데이터를 수신하고 노드(N)에서 L 레벨로 전위를 리셋한다. 지연 회로(35c)의 지연 시간이 경과한 후에, 전송 게이트(33)에 H 레벨의 제어 신호(φINB)가 공급될 때, 전송 게이트(33)는 전도성이 되고, 제어 신호 M의 상승은 인버터(36a)를 비활성화시킨다. 그후에, 데이터가 전송 게이트(33)를 통해 래치 회로(34)에 공급된다. 래치 회로(34)는 논리값 "1"의 데이터를 래치하고, 노드(N)는 논리값 "1"에 대응하는 전위로 유지된다. 그후에, 제어 신호(φOEA)는 하강하고, 인버터(13)는 비활성화된다.

제3 단계에서, 제어 신호(φOEB)가 상승할 때, 전송 게이트(37)는 전도성이 되고, 인버터(39)는 활성화되어 래치 회로(34)에 의해 래치된 데이터가 공급된다. 인버터(39)는 논리값 "1"의 데이터를 반전시켜 입력/출력 핀(Pb1)을 논리값 "0"의 데이터에 공급한다.

논리값 "0"의 데이터는 버스 라인(DB1)을 경유하여 CPU(10)의 입력/출력 핀(Pa1)에 공급된다. 데이터 비교 유닛(12)은 논리값 "0"의 데이터를 CPU(10)에 의해 공급된 논리값 "1"의 데이터와 비교하고 H 레벨을 가진 판정 신호(φJDG)를 출력한다.

케이스 (1-2): CPU(10)는 논리값 "0"의 데이터를 출력한다.

제1 단계에서, 인버터(13)는 하이 제어 신호(φOEA)에 의해 활성화되고, 논리값 "0"의 데이터가 입력/출력 핀(Pa1)에 공급된다.

제2 단계에서, 먼저, 리셋 회로(36)는 H 레벨의 제어 신호(φINB)에 의해 활성화되고, 논리값 "0"의 데이터를 바탕으로, 노드(N)의 전위는 L 레벨로 리셋된다. 그후에, 전송 게이트(33)는 전도성이 되고, 래치 회로(34)는 입력/출력 핀(Pb1)과 전송 게이트(33)로부터 논리값 "0" 의 데이터를 래치한다.

제3 단계에서, 전송 게이트(37)는 H 레벨의 제어 신호(φOEB)에 의해 전도되어, 인버터(39)가 활성화된다. 인버터(39)는 입력/출력 핀(Pb1)에 논리값 "1"의 데이터를 공급한다. 데이터 비교 유닛(12)은 논리값 "1"의 데이터를 CPU(10)로부터 공급된 논리값 "0" 의 데이터와 비교하여, H 레벨을 가진 판정 신호(φJDG)를 출력한다.

케이스 (1-1) 및 (1-2)에서, CPU(10)로부터 출력된 데이터의 논리값과는 무관하게, H 레벨을 가진 판정 신호(φJDG)가 제3 단계에서 출력되면, CPU(10)는 입력/출력 핀(Pa1, Pb1)과 버스 라인(DB1)이 바르게 접속되었는지를 판정한다.

제3 단계에서, 메모리(30)는 제1 단계에서 버스 라인(DB1)에 보내어진 데이터의 반전 논리값의 데이터를 CPU(10)로 다시 보낸다. 그러므로, 접속 테스트는 버스 라인(DB1~DBn)상의 잔존하는 전하에 의해 영향을 받지 않는다.

케이스 (2-1): 버스 라인(DB1~DBn) 또는 입력/출력 핀(Pa1~Pan, Pb1~Pbn)에 접근함으로 인한 단락 회로 고장.

논리값 "1" 출력을 가진 버스 라인(DB1)과 입력/출력 핀(Pa1, Pb1) 사이와, 논리값 "0" 출력을 가진 버스 라인(DB2)과 입력/출력 핀(Pa2, Pb2) 사이에 단락 회로 고장이 있다고 가정한다. 이 경우에, 입력/출력 핀(Pa1)의 전위 변화는 입력/출력 핀(Pa2)의 전위 변화와 같다. 따라서, 입력/출력 핀(Pa2)의 데이터 논리값은 정상 케이스에서의 데이터 논리값과 반대로 변화한다. 그러므로, 제3 단계에서, 데이터의 논리값은 입력/출력 핀(Pa2)에서의 데이터 논리값과 일치하고, 입력/출력 핀(Pa2)에 대응하는 비교 유닛(12)은 L 레벨을 갖는 판정 신호(φJDG)를 출력한다.

입력/출력 핀(Pa1, Pb1)과 버스 라인(DB1)의 논리값이 "0" 이고, 입력/출력 핀(Pa2, Pb2)과 버스 라인(DB2)의 논리값이 "1" 일 때, 유사하게, 입력/출력 핀(Pa1)의 데이터 논리값은 정상 케이스에서의 데이터 논리값과 반대로 변화한다. 그러므로, 제3 단계에서, 데이터의 논리값은 입력/출력 핀(Pa1)에서의 데이터의 논리값과 일치하고, 입력/출력 핀(Pa1)에 대응하는 비교 유닛(12)은 로우의 판정 신호(φJDG)를 출력한다.

CPU(10)는 판정 신호(φJDG)를 바탕으로 CPU(10)와 메모리(30) 사이의 접속이 비교 유닛(12)에 대응하는 입력/출력 핀(Pa1, Pa2)에서 부정확하다고 판정한다.

케이스 (2-2): 버스 라인(DB1~DBn) 또는 입력/출력 핀(Pa1~Pan, Pb1~Pbn)은 그라운드(GND) 배선 또는 입력/출력 핀에 단락 회로가 된다.

입력/출력 핀(Pa1, Pb1)과 버스 라인(DB1)이 그라운드(GND) 배선 또는 입력/출력 핀에 단락 회로라고 가정한다. 이 경우에, 인버터(13)(출력 드라이버)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에 불충분하다면, 입력/출력 핀(Pa1)은 항상 논리값 "0" 을 제공한다. 따라서, 내부 회로가 논리값 "0" 의 데이터를 출력할 때, 데이터와 입력/출력 핀(Pa1)의 논리값은 제3 단계에서 둘다 "0"이다. 그러므로, 입력/출력 핀(Pa1)에 대응하는 비교 유닛(12)은 로우의 판정 신호(φJDG)를 출력한다. CPU(10)는 판정 신호(φJDG)를 사용하여 CPU(10)와 메모리(30) 사이의 접속이 비교 유닛(12)에 대응하는 입력/출력 핀(Pa1)에서 부정확하다라고 판정한다.

인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에 충분하다면, 입력/출력 핀(Pa1)의 논리값은 정상 케이스에서의 논리값과 같은 방식으로 변화할 것이다. 그러나, 인버터(39)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 보상하기에 불충분하다면, 논리값 "1"의 데이터는 CPU(10)으로 다시 돌아가지 않을 것이며, 입력/출력 핀(Pa1)의 논리값은 "0"이 된다. 따라서, 내부 회로가 "0"의 논리값 데이터를 출력할 때, 데이터와 입력/출력 핀(Pa1)의 논리값은 제3 단계에서 "0"과 일치하게 되고, 입력/출력 핀(Pa1)에 대응하는 데이터 비교 유닛(12)은 로우의 판정 신호(φJDG)를 출력한다. 따라서, CPU(10)는 CPU(10)와 메모리(30) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

케이스 (2-3): 버스 라인(DB1~DBn) 또는 입력/출력 핀(Pa1~Pan, Pb1~Pbn)은 고전위 전원(Vcc) 배선 또는 입력/출력 핀에 단락 회로가 된다.

입력/출력 핀(Pa1, Pb1)과 버스 라인(DB1)이 고전위 전원(Vcc) 배선 또는 입력/출력 핀에 단락 회로로 되었다고 가정한다. 이 경우에, 인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 보상하기에는 불충분하다면, 입력/출력 핀(Pa1)은 항상 논리값 "1"을 제공할 것이다. 따라서, 내부 회로가 논리값 "1"의 데이터를 출력할 때, 데이터와 입력/출력 핀(Pa1)의 논리값은 제3 단계에서 "1"과 일치한다. 따라서, 비교 유닛(12)은 로우 판정 신호(φJDG)를 출력하고 CPU(10)는 판정 신호(φJDG)를 바탕으로 CPU(10)와 메모리(30) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정하다.

인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에 충분하다면, 입력/출력 핀(Pa1)의 논리값은 정상 케이스에서의 논리값과 동일한 방식으로 변화한다. 그러나, 인버터(39)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 극복하기에 불충분하다면, 논리값 "0"의 데이터는 CPU(10)로 다시 돌아가지 않을 것이고, 입력/출력 핀(Pa1)의 논리값은 "1"이 된다. 따라서, 내부 회로가 논리값 "1"의 데이터를 출력할 때, 데이터의 논리값과 입력/출력 핀(Pa1)의 논리값은 제3 단계에서 "1"로 일치되고, 데이터 비교 유닛(12)은 로우의 판정 신호(φJDG)를 출력한다. 따라서, CPU(10)는 CPU(10)와 메모리(30) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

케이스 (2-1)~(2-3)에서, 논리값 "1" 또는 "0"의 데이터가 내부 회로로부터 출력될 때, 로우 판정 신호(φJDG)가 출력되면, CPU(10)는 CPU(10)와 메모리(30) 사이의 접속이 고장이라고 판정한다.

(2) CPU(10)와 메모리(30) 사이의 접속이 개방 회로 고장인 경우,

입력/출력 핀(Pa1)에서 CPU(10)와 메모리(30) 사이에 개방 회로 고장이 있다고 가정한다.

내부 회로가 논리값 "1"의 데이터를 출력한다면, 인버터(13)는 제1 단계에서 활성화되고, CPU(10)의 입력/출력 핀(Pa1)의 논리값은 "1"이 된다. 그러나, 제3 단계에서, 데이터가 메모리(30)로부터 CPU(10)의 입력/출력 핀(Pa1)으로 다시 돌아가지 않기 때문에, 입력/출력 핀(Pa1)의 논리값은 "1"로 남아 있다. 내부 회로로부터의 데이터의 논리값과 입력/출력 핀(Pa1)의 논리값은 "1"로 일치하고, 따라서, 데이터 비교 유닛(12)은 로우 판정 신호(φJDG)를 출력한다.

내부 회로가 논리값 "0"의 데이터를 출력할 때, 입력/출력 핀(Pa1)의 논리값은 "0"으로 남아있다. 따라서, 데이터 비교 유닛(12)은 로우 판정 신호(φJDG)를 출력하고, CPU(10)는 CPU(10)와 메모리(30) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

상기 언급된 바와 같이, 내부 회로로부터의 데이터 출력의 논리값과는 무관하게, 하이 판정 신호(φJDG)가 출력되면, CPU(10)는 CPU(10)와 메모리(30)사이의 접속이 양호하다고 판정한다. 즉, 로우 판정 신호(φJDG)가 출력되면, CPU(10)는 CPU(10)와 메모리(30) 사이에 개방 회로 고장 또는 단락 회로 고장이 있다고 판정한다.

제1 실시예에 따른 전자 장치(200)는 하기의 몇가지 이점을 포함한다.

(1) 먼저, 제1 단계에서, 논리값 "1"의 데이터는 핀의 물리적 어드레스에 따라 선택되는 입력/출력 핀(Pa1~Pan)으로부터 출력되고, 논리값 "0"의 데이터는 선택되지 않은 입력/출력 핀(Pa1~Pan)으로부터 출력된다. 제2 단계에서, 입력/출력 핀(Pb1~Pbn)에 공급된 데이터가 래치된다. 제3 단계에서, 데이터 비교 유닛(12)은 내부 회로로부터 공급된 데이터의 논리값을 메모리(30)로부터 다시 보내진 입력/출력 핀(Pa1~Pan)의 논리값과 비교하여, 판정 신호(φJDG)를 출력한다. 판정 신호(φJDG)를 바탕으로, 버스 라인(DB1~DBn)내의 개방 회로 고장 또는 단락 회로 고장에 대해 신뢰성있는 판정이 행해질 수 있다.

(2) CPU(10)로부터의 메모리(30)에 공급된 데이터 논리값의 반대 논리값 데이터는 메모리(30)로부터 CPU(10)로 다시 보내어진다. 그러므로, 버스 라인(DB1~DBn)상의 잔여 전하는 테스트에 불리한 영향을 주지 않는다.

(3) CPU(10)와 메모리(30) 사이의 접속 테스트는 CPU(10)와 메모리(30)의 출력 드라이버(인버터 13, 39)의 구동 용량을 고려하여 데이터를 전송하고 수신함으로써 실행된다. 그러므로, CPU(10)와 메모리(30)의 출력 드라이브의 구동 용량의 차이로 인한 에러의 검출이 방지될 수 있다.

(4) CPU(10)와 메모리(30) 사이에서 데이터를 전송하고 수신하는 동안, CPU(10)의 데이터 비교 유닛(12)은 접속 판정을 실행한다. 그러므로, CPU(10)와 메모리(30) 사이의 개방 회로와 단락 회로 테스트는 신뢰성있게 이루어지고, 메모리(30)의 회로 크기 증가가 방지된다.

(5) 래치(31)는 입력/출력 핀(Pb1~Pbn)에 공급된 데이터를 바탕으로 래치 회로(34)를 리셋하는 리셋 회로(36)를 포함한다. 그러므로, 래치 회로(34)에 의해 래치된 데이터는 래치 회로(34)내에 남아 있지 않다.

[제2 실시예]

도 5는 본 발명의 제2 실시예에 따른 전자 장치(300)의 개략적 회로도이다. CPU(10a)는 복수개의 데이터 출력 유닛(11a), 복수개의 데이터 비교 유닛(12a) 및 복수개의 데이터 반전 유닛(26)을 포함한다. 복수개의 데이터 출력 유닛(11a) 및 복수개의 데이터 비교 유닛(12a)은 각각 입력/출력 핀(Pa1~Pan)에 접속된다. 각각의 데이터 출력 유닛(11a), 각각의 데이터 비교 유닛(12a), 및 각각의 데이터 반전 유닛(26)은 각각 동일한 회로 구성을 구비하기 때문에, 입력/출력 핀(Pa1)과 관계되는 데이터 출력 유닛(11a), 데이터 비교 유닛(12a), 및 데이터 반전 유닛(26)만이 설명될 것이다.

데이터 출력 유닛(11a)은 3개의 인버터(13~15), MOS 트랜지스터(16, 17) 및 NOR 회로(27)를 포함한다. NOR 회로(27)는 제어 신호(φOEA) 및 제어 신호(φREV)를 수신하고, PMOS 트랜지스터(16)의 게이트에 NOR 논리 신호를 전달한다. NOR 논리 신호는 인버터(14)에 의해 반전되고 NMOS 트랜지스터(17)의 게이트에 공급된다. 제어 신호(φOEA) 또는 제어 신호(φREV) 중의 하나가 상승할 때, 인버터(13)는 활성화되고 데이터가 입력/출력 핀(Pa1)에 공급된다.

데이터 비교 유닛(12a)은 2개의 NAND 회로(18, 19), NOR 회로(10) 및 4개의 인버터(21, 23~25)를 포함하는 반면, 인버터(22)는 포함하지 않는다. 데이터 비교 유닛(12a)은 데이터의 논리값과 입력/출력 핀(Pa1)의 논리값이 같을 때 하이 판정 신호(φJDG)를 출력하고, 데이터의 논리값과 입력/출력 핀(Pa1)의 논리값이 같지 않을 때, 로우 판정 신호(φJDG)를 출력한다.

데이터 반전 유닛(26)은 CMOS 형 전송 게이트(28)와 인버터(29)를 포함한다. 전송 게이트(28)는 인버터(15)와 평행하게 접속된다. 전송 게이트(28)의 PMOS 트랜지스터의 게이트에는 인버터(29)에 의해 반전된 제어 신호(φREV)가 공급되고 전송 게이트(28)의 NMOS 트랜지스터의 게이트에는 제어 신호(φREV)가 공급된다. 제어 신호(φREV)가 로우일 때, 전송 게이트(28)는 비전도성이 되고, 데이터는 인버터(15)에 의해 반전되어 인버터(13)에 공급된다. 제어 신호(φREV)가 하이가 될 때, 전송 게이트(28)는 전도성이 되고, 데이터는 전송 게이트(28)를 통해 인버터(13)에 공급된다.

메모리(30a)는 입력/출력 핀(Pb1~Pbn)에 각각 접속된 복수개의 래치(31) 및 복수개의 논리 유닛(32)을 포함한다. 제2 실시예에서, 래치 회로(34)의 출력 노드는 전송 게이트(37)가 접속되는 인버터(34a)의 출력 단자이다. 하이 제어 신호(φINB)가 전송 게이트(33)를 전도성으로 할때, 래치 회로(34)는 입력/출력 핀(Pb1)에 공급된 데이터를 래치한다. 하이 제어 신호(φOEB)가 전송 게이트(37)를 전도성으로 하고, 인버터(39)가 활성화될 때, 인버터(39)로부터 입력/출력 핀(Pb1)에 공급된 데이터의 논리값과 동일한 논리값을 가진 데이터가 입력/출력 핀(Pb1)에 공급된다.

CPU(10a) 및 메모리(30a)는 테스트 모드 신호에 응답하여 테스트 모드로 들어가고, 도 6에 도시된 바와 같이 데이터와 제어 신호 φOEA, φINB, φREV, φOEB를 발생시킨다. 테스트 프로세스는 제어 신호(φOEA)의 상승과 함께 시작하는 제1 단계와, 제어 신호(φINB)의 상승과 함께 시작하는 제2 단계와, 제어 신호(φREV)의 상승과 함께 시작하는 제3 단계, 및 제어 신호(φOEB)의 상승과 함께 시작하는 제4 단계에 따라 단계별로 설명될 것이다.

먼저, 제1 실시예와 동일한 방식으로, CPU(10a)의 내부 회로(도시되지 않음)는 입력/출력 핀(Pa1~Pan)에 대응하는 데이터 출력 유닛(11a)에 논리값 "1"의 데이터를 연속적으로 공급한다.

(1) CPU(10a) 및 메모리(30a)가 적절하게 접속된 경우:

케이스 (1-1): 논리값 "1"의 데이터는 CPU(10a)의 내부 회로로부터 출력된다.

제1 단계에서, 제어 신호(φOEA)가 상승할 때, PMOS 트랜지스터(16)와 NMOS 트랜지스터(17)는 턴온되고, 인버터(13)는 활성화된다. 이 때, 제어 신호(φREV)는 로우이기 때문에, 전송 게이트(28)는 비전도성이 된다. 따라서, 인버터(13)는 입력/출력 핀(Pa1)에 논리값 "1"의 데이터를 공급한다. 데이터의 논리값 "1" 과 입력/출력 핀(Pa1)의 논리값 "1" 을 바탕으로, 데이터 비교 유닛(12a)은 하이 판정 신호(φJDG)를 출력한다. 논리값 "1"의 데이터는 버스 라인(DB1)과 메모리(30a)의 입력/출력 핀(Pb1)을 통해 래치(31)에 공급된다.

제2 단계에서, 제어 신호(φINB)가 상승할 때, 제어 신호(M)는 L 레벨로 유지되고 인버터(36a)는 활성화된다. 논리값 "1"의 데이터를 바탕으로, 인버터(36a)는 노드(N)에서 전위를 로우로 리셋한다. 그 후에, 전송 게이트(33)에 지연 회로(35c)로부터의 지연 제어 신호(φINB)가 공급될 때, 전송 게이트(33)는 전도성이 되고, 제어 신호(M)의 상승은 인버터(36a)를 비활성화시킨다. 그런 다음, 전송 게이트(33)를 통해 공급된 데이터는 래치 회로(34)에 의해 래치된다. 그 후에, 제어 신호(φOEA)는 하강하고, 인버터(13)는 비활성화된다.

제3 단계에서, 제어 신호(φREV)가 상승할 때, 전송 게이트(28)는 전도성이 되고, 인버터(13)는 활성화된다. 인버터(13)는 전송 게이트(28)를 통해 논리값 "1"의 데이터를 수신하고 입력/출력 핀(Pa1)에 논리값 "0"의 데이터를 공급한다. 따라서, 버스 라인(DB1)은 로우가 된다. 데이터 비교 유닛(12a)은 데이터의 논리 값 "1"과 입력/출력 핀(Pa1)의 논리값 "0"을 바탕으로, 로우 판정 신호(φJDG)를 출력한다. 그후에, 제어 신호(φREV)가 하강할 때, 전송 게이트(28)는 비전도성이 되고, 인버터(13)도 비활성화된다.

제4 단계에서, 제어 신호(φOEB)가 상승할 때, 전송 게이트(37)는 전도성이 되고, 인버터(39)는 활성화된다. 인버터(39)는 래치 회로(34)에 의해 래치된 데이터가 공급된다. 인버터(39)는 입력/출력 핀(Pb1)에 상기 공급된 데이터와 동일한 논리값 "1"의 데이터를 공급한다.

논리값 "1"의 데이터가 입력/출력 핀(Pa1)에 버스 라인(DB1)을 통해 공급된다. 데이터 비교 유닛(12a)은 다시 전송된 논리값 "1"의 데이터를 내부 회로로부터 공급되었던 논리값 "1"의 데이터와 비교하고 하이 판정 신호(φJDG)를 출력한다,

케이스 (1-2): 논리값 "0"의 데이터는 CPU(10a)의 내부 회로로부터 출력된다.

케이스 (1-1)과 동일한 방식으로, 제1 단계에서, 하이 제어 신호(φOEA)는 인버터(13)를 활성화시키고, 논리값 "0"의 데이터가 입력/출력 핀(Pa1)에 공급된다.

제2 단계에서, 하이 제어 신호(φINB)는 리셋 회로(36)를 활성화시키고, 노드(N)의 전위는 로우로 리셋된다. 그 후에, 전송 게이트(33)는 전도성이 되고, 래치 회로(34)는 입력/출력 핀(Pb1)과 전송 게이트(33)을 통해 공급된 데이터를 래치한다.

제3 단계에서, 인버터(13)는 하이 제어 신호(φREV)에 의해 전도성이 된 전 송 게이트(28)를 통해 논리값 "0"의 데이터를 수신하고 입력/출력 핀(Pa1)에 논리값 "1"의 데이터를 공급한다.

제4 단계에서, 전송 게이트(37)는 하이 제어 신호(φOEB)에 의해 전도성이 되고, 인버터(39)는 활성화된다. 그런 다음, 인버터(39)는 입력/출력 핀(Pb1)에 논리값 "0"의 데이터를 공급한다. 데이터 비교 유닛(12a)은 다시 전송된 논리값 "0"의 데이터를 CPU(10a)의 내부 회로로부터 공급된 논리값 "0"의 데이터와 비교하여, 하이 판정 신호(φJDG)를 출력한다.

제4 단계에서 하이 판정 신호(φJDG)를 기준으로, CPU(10a)는 입력/출력 핀(Pa1, Pb1), 및 버스 라인(DB1)이 적절하게 접속되어 있는지를 판정한다.

메모리(30a)가 제4 단계에서 데이터를 CPU(10a)에 다시 보낼때, 제3 단계에서 데이터의 반대 논리값의 데이터가 버스 라인(DB1~DBn)에 공급된다. 그러므로, 버스 라인(DB1~DBn)상의 잔여 전하는 접속 테스트에 어떠한 불리한 영향도 주지 않는다.

케이스 (2-1): 버스 라인(DB1~DBn) 또는 입력/출력 핀(Pa1~Pan, Pb1~Pbn)에 인접으로 인한 단락 회로 고장이 있는 경우.

논리값 "1" 출력을 가진 버스 라인(DB1)과 입력/출력 핀(Pa1, Pb1) 사이와 논리값 "0" 출력을 가진 버스 라인(DB2)과 입력/출력 핀(Pa2, Pb2) 사이에 단락 회로 고장이 있다고 가정한다. 이 경우에, 입력/출력 핀(Pa1)에서의 전위는 입력/출력 핀(Pa2)에서의 전위와 같은 방식으로 변화한다. 따라서, 입력/출력 핀(Pa2)에서의 데이터의 논리값은 정상 케이스에서의 논리값과 반대로 변화한다. 그러므로, 제4 단계에서, 데이터의 논리값은 입력/출력 핀(Pa2)에서의 데이터의 논리값과 동일하지 않으며, 입력/출력 핀(Pa2)에 대응하는 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다.

유사하게, 입력/출력 핀(Pa1, Pb1)과 버스 라인(DB1)의 논리값이 "0"이고, 입력/출력 핀(Pa2, Pb2)과 버스 라인(DB2)의 논리값이 "1"일 때, 입력/출력 핀(Pa1)에서의 데이터의 논리값은 정상 케이스에서의 논리값과 반대로 변화한다. 그러므로, 제4 단계에서, 데이터의 논리값은 입력/출력 핀(Pa1)의 논리값과 더이상 같지 않으며, 입력/출력 핀(Pa1)에 대응하는 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다. 로우 판정 신호(φJDG)를 바탕으로, CPU(10a)는 CPU(10a)와 메모리(30a)사이의 접속이 입력/출력 핀(Pa1, Pa2)에서 고장이라고 판정한다.

이 경우에, 인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에는 불충분하다면, 입력/출력 핀(Pa1)은 항상 논리값 "0"을 나타낸다. 따라서, 내부 회로가 논리값 "1"의 데이터를 출력할 때, 데이터의 논리값 "1"과 입력/출력 핀(Pa1)의 논리값 "0"는 제4 단계에서 동일하지 않을 것이다. 그러므로, 입력/출력 핀(Pa1)에 대응하는 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다. CPU(10a)는 로우 판정 신호(φJDG)를 바탕으로 CPU(10a)와 메모리(30a) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에 충분하다면, 입력/출력 핀(Pa1)의 논리값은 정상 케이스에서의 논리값과 동일한 방식으로 변화한다. 그러나, 인버터(39)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 보상하기에 불충분하다면, 논리값 "1"의 데이터는 CPU(10a)로 다시 보내어지지 않는다. 따라서, 입력/출력 핀(Pa1)의 논리값은 제4 단계에서 "0"으로 유지된다. 즉, 데이터의 논리값 "1"과 입력/출력 핀(Pa1)의 논리값 "0"은 제4 단계에서 동일하지 않으며, 입력/출력 핀(Pa1)에 대응하는 데이터 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다. 로우 판정 신호(φJDG)를 바탕으로, CPU(10a)는 CPU(10a)와 메모리(30a)사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

이 경우에, 인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 보상하기에 불충분하다면, 입력/출력 핀(Pa1~Pan)은 항상 논리값 "1"을 갖는다. 따라서, 내부 회로에 의해 출력된 데이터의 논리값 "0"은 입력/출력 핀(Pa1)의 논리값 "1"과 동일하지 않으며, 비교 유닛(12a)은 제4 단계에서 로우 판정 신호(φJDG)를 출력한다. CPU(10a)는 로우 판정 신호(φJDG)를 바탕으로 CPU(10a)와 메모리(30a) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

인버터(13)의 구동 용량이 버스 라인(DB1)으로부터의 전하의 누설을 보상하기에 충분하다면, 입력/출력 핀(Pa1)의 논리값은 정상 케이스에서의 논리값과 동일한 방식으로 변화한다. 그러나, 인버터(39)의 구동 용량이 버스 라인(DB1)으로부터의 누설을 보상하기에 불충분하다면, 논리값 "0"의 데이터는 CPU(10a)로 보내어지지 않는다. 따라서, 입력/출력 핀(Pa1)의 논리값은 제4 단계에서 "1"로 유지된다. 그러므로, 내부 회로에 의해 출력된 데이터의 논리값 "0"과 입력/출력 핀(Pa1)의 논리값 "1"은 동일하지 않으며, 데이터 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다. 따라서, CPU(10a)는 CPU(10a)와 메모리(30a)사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다.

그러므로, 논리값 "1" 또는 "0"의 데이터가 내부 회로로부터 출력될 때, 로우 판정 신호(φJDG)가 제4 단계에서 출력되면, CPU(10a)는 CPU(10a)와 메모리(30a) 사이의 접속이 고장이라고 판정한다.

(3) CPU(10a)와 메모리(30a) 사이의 접속이 개방 회로 고장인 경우,

입력/출력 핀 Pa1 과 Pb1 사이에 개방 회로 고장이 있다고 가정한다. 인버터(13)가 제1 단계에서 활성화되면, CPU(10a)의 입력/출력 핀(Pa1)에는 논리값 "1"의 데이터가 공급된다. 제3 단계에서, 입력/출력 핀(Pa1)에는 데이터 반전 유닛(26)의 동작에 의해 논리값 "0"의 데이터가 공급된다. 그러나, 제4 단계에서, 데이터가 메모리(30a)로부터 CPU(10a)의 입력/출력 핀(Pa1)에 다시 전송되지 않기 때문에, 입력/출력 핀(Pa1)의 논리값은 "0"으로 유지된다. 따라서, 내부 회로로부터의 데이터의 논리값 "1"과 입력/출력 핀(Pa1)의 논리값 "0"은 동일하지 않으며, 데이터 비교 유닛(12a)은 로우 판정 신호(φJDG)를 출력한다.

내부 회로가 논리값 "0"의 데이터를 출력할 때, 입력/출력 핀(Pa1)의 논리값은 제4 단계에서 "1"로 유지된다. 따라서, 데이터 비교 유닛(12a)은 입력/출력 핀(Pa1)의 논리값 "0"과 논리값 "1"의 데이터가 같지 않기 때문에, 로우 판정 신호(φJDG)를 출력한다. CPU(10a)는 로우 판정 신호(φJDG)를 바탕으로 CPU(10a)와 메모리(30a) 사이의 접속이 입력/출력 핀(Pa1)에서 고장이라고 판정한다. 즉, 내부 회로로부터 출력된 데이터의 논리값과는 무관하게, 로우 판정 신호(φJDG)가 제4 단계에서 출력되면, CPU(10a)는 CPU(10a)와 메모리(30a) 사이에 접속이 고장이라고 판정한다.

제2 실시예와 관련된 전자 장치(300)는 하기에 기재된 바와 같은 몇가지 이점을 갖는다.

(1) 제1 단계에서, 논리값 "1"의 데이터는 물리적인 어드레스에 따라 선택되는 입력/출력 핀(Pa1~Pan)으로부터 출력되며, 논리값 "0"의 데이터는 선택되지 않은 입력/출력 핀(Pa1~Pan)으로부터 출력된다. 제2 단계에서, 입력/출력 핀(Pb1~Pbn)에 공급된 데이터는 래치된다. 제3 단계에서, 내부 회로로부터의 데이터는 반전되고, 반전된 데이터는 입력/출력 핀(Pa1~Pan)에 공급된다. 제4 단계에서, 데이터 비교 유닛(12a)은 내부 회로로부터 공급된 데이터의 논리값을 메모리(30a)로부터 다시 보내진 데이터의 논리값과 비교하여 판정 신호(φJDG)를 발생시킨다. 판정 신호(φJDG)를 바탕으로, 버스 라인(DB1~DBn)의 개방 회로 고장 또는 단락 회로 고장에 대한 신뢰성있는 판정이 행해질 수 있다.

(2) 제3 단계에서 버스 라인(DB1~DBn)에 공급된 데이터와 반대 논리값의 데이터는 제4 단계에서 메모리(30a)로부터 CPU(10a)로 다시 보내진다. 그러므로, 버스 라인(DB1~DBn)상의 잔여 전하는 접속 테스트에 영향을 주지 않는다.

(3) CPU(10a)와 메모리(30a)의 출력 드라이버(인버터 13, 39)의 구동 용량을 고려하면, 접속 테스트는 CPU(10a)와 메모리(30a) 사이의 데이터를 전송하고 수신함으로써 수행된다. 그러므로, 출력 드라이브의 구동 용량의 차이에 기인한 에러에 의한 검출이 방지된다.

(4) 데이터 비교 유닛(12a)은 CPU(10a) 내측에 제공되기 때문에, 메모리(30a)의 회로 크기의 증가를 피하면서, 데이터 비교 유닛(12a)은 CPU(10a)와 메모리(30a) 사이의 개방 회로와 단락 회로 테스트를 신뢰성있게 실행한다.

[제3 실시예]

도 7은 본 발명의 제3 실시예에 따른 전자 장치(400)의 개략적 회로도이다. 메모리(30b)는 2개의 OR 회로(43, 44)를 포함한다. OR 회로(43)는 테스트 모드 제어 신호(φTI)와 정상 모드 제어 신호(φIN)를 수신하고 전송 게이트(33)를 전도 또는 비전도 상태로 스위칭하기 위한 제어 신호(φINB)를 발생시킨다. 인버터(34a)의 출력 단자는 기록 내부 버스 라인(WDB)을 통해 내부 회로(도시되지 않음)에 접속된다.

테스트 모드에서, 메모리(30b)는 전송 게이트(33)의 전도 또는 비전도 상태를 제어하는 테스트 모드 제어 신호(φTI)에 의해 테스트 모드 동작을 실행한다. 정상 모드에서, 입력/출력 핀(Pb1~Pbn)에 공급된 기록 데이터는 전송 게이트(33)의 전도 또는 비전도 상태를 제어하는 정상 모드 제어 신호(φIN)에 의해, 전송 게이트(33), 래치 회로(34), 및 기록 내부 버스 라인(WDB)을 통해 내부 회로에 공급된다.

OR 회로(44)는 테스트 모드 제어 신호(φTO) 및 정상 모드 제어 신호(φOE) 를 수신하고, 인버터(39)를 활성 또는 비활성 상태로 스위칭하기 위해 제어 신호(φOEB)를 발생시킨다. 인버터(39)의 입력 단자는 판독 내부 버스 라인(RDB)를 통해 내부 회로에 접속된다. 전송 게이트(37)의 PMOS 트랜지스터의 게이트에는 인버터(38)에 의해 반전된 테스트 모드 제어 신호(φTO)가 공급되고, 트랜지스터 게이트(37)의 NMOS 트랜지스터의 게이트에는 테스트 모드 제어 신호(φTO)가 공급된다.

테스트 모드에서, 메모리(30b)는 인버터(39)의 활성 또는 비활성 상태 및 전송 게이트(37)의 전도 또는 비전도 상태를 제어하는 테스트 모드 제어 신호(φTO)에 의해 테스트 모드 동작 신호를 실행한다. 정상 모드에서, 판독 내부 버스 라인(RDB)에 의해 판독된 판독 데이터는 인버터(39)의 활성 또는 비활성 상태를 제어하는 정상 모드 제어 신호(φOE)에 의해 입력/출력 핀(Pb1~Pbn)에 공급된다.

그러므로, 제3 실시예에서, 메모리(30b)의 논리 유닛(32)과 래치(31)는 테스트 모드와 정상 모드에서 고유되기 때문에, 메모리(30b)의 회로 크기 증가를 피할 수 있다. OR 회로(43, 44)가 제1 실시예의 전자 장치(200)에 부가될 수도 있다.

제1 실시예에서 제3 실시예까지의 전자 장치는 하기와 같이 변형될 수 있다.

(a) CPU(10, 10a)의 내부 회로는 접속 테스트를 실행하기 위해 논리값 "1000ㆍㆍㆍ0", "0100ㆍㆍㆍ0", "0010ㆍㆍㆍ0", ㆍㆍㆍ"0000ㆍㆍㆍ1"의 데이터를 입력/출력 핀(Pa1~Pan)에 공급한다. 그러나, 테스트는 하기 (I)∼(IV)에 따라 수행될 수도 있다.

(I) CPU(10)의 내부 회로는 논리값 "1010ㆍㆍ10", "0101ㆍㆍ01"의 데이터를 입력/출력 핀에 공급할 수도 있다. 즉, 인접한 입력/출력 핀에 공급되는 데이터의 논리값은 다르게 설계될 수도 있다. 인접한 입력/출력 핀의 논리값을 다르게 하는 것은 인접한 입력/출력 핀(또는, 버스 라인) 사이의 단락 회로를 검출한다. 이 경우에, 복수개의 입력/출력 핀에 논리값 "1"의 데이터가 동시에 공급되기 때문에, 테스팅 시간이 단축된다.

(II) CPU의 내부 회로는 논리값 "1100ㆍㆍ00", "0011ㆍㆍ11"의 데이터를 입력/출력 핀에 공급할 수도 있다. 즉, 각각의 복수개의 입력/출력 핀에 공급된 데이터의 논리값 각각은 다르게 될 수도 있다. 이러한 배열은 선택된 복수개의 입력/출력 핀과 선택되지 않은 복수개의 입력/출력 핀(또는, 버스 라인) 사이에 단락 회로를 검출한다.

(III) 특정 입력/출력 핀에 대응하는 데이터 출력 유닛, 데이터 비교 유닛, 래치, 및 논리 유닛(데이터 반전 유닛)을 동작시키고, 다른 입력/출력 핀에 대응하는 데이터 비교 유닛만을 동작시키기도록 구성될 수도 있다.

(IV) 특정 버스 라인 및 입력/출력 핀에 데이터를 공급하는 테스트가 실행될 수도 있으며, 다른 버스 라인 및 입력/출력 핀은 특정 버스 라인에 공급된 데이터의 논리값과 반대의 논리값을 유지한다. 이것이 접속 판정을 가능하게 한다.

(b) 래치 회로(34)를 리셋하기 위한 리셋 회로(36)는 생략될 수도 있다.

(c) CPU(10, 10a)는 피측정 반도체 장치이며, 메모리(30, 30a, 30b)는 측정 반도체 장치일 수도 있다. 본 발명은 CPU(10, 10a)와 메모리(30, 30a, 30b) 이외의 다른 반도체 장치에 적용될 수 있다.

(d) 복수개의 피측정 반도체 장치에 대해 하나의 측정 반도체 장치의 구성으로 테스트될 수도 있다. 이 경우에, 복수개의 피측정 반도체 장치 중의 하나가 활성화되고, 활성화된 측정 반도체 장치와 활성화된 피측정 반도체 장치 사이에서 테스트가 수행된다.

(e) 장치들 사이의 접속 판정은 각각의 단계에서 판정 신호(φJDG)의 출력 결과를 바탕으로 행해질 수도 있다.

(f) 리셋 회로(36)는 외부 회로로부터의 지시 신호를 바탕으로 래치 회로(34)를 리셋하기 위해 설계될 수도 있다.

(g) 도 3에서 데이터 출력 유닛(11), 데이터 비교 유닛(12), 래치(31), 및 논리 유닛(32)의 회로 구성은, 동작이 기능적으로 동일하다면, 변경될 수도 있다.

(h) 도 5에서 데이터 출력 유닛(11a), 데이터 비교 유닛(12a), 데이터 반전 유닛(26), 래치(31), 및 논리 유닛(32)의 회로 구성은, 동작이 기능적으로 동일하다면, 변경될 수도 있다.

[제4 실시예]

본 발명의 제4 실시예가 이제 설명된다.

도 8은 본 발명의 제4 실시예에 관한 SDRAM(Synchronous Dynamic Random Access Memory)(500)의 개략적인 회로도이다. SDRAM(500)은 칩 크기 패키지(CSP)내에서 형성된다.

SDRAM(500)은 입력 패드(IN0~INn), 테스트 입력 패드(IN), 출력 패드(DQ0~DQn), 입력 버퍼(211), 테스트 입력 버퍼(212), 출력 버퍼(213), 테스트 회로(214), 버스 구동 회로(215), 및 내부 회로(216)를 포함한다. 내부 회로(216)는 메모리 셀 어레이(도시되지 않음)를 포함하고, 입력 패드(IN0~INn)로부터 공급된 신호를 수신하여, 응답 신호를 출력한다.

입력 패드(IN0~INn)는 입력 버퍼(211)에 각각 접속되고 입력 버퍼(211)는 내부 버스 라인(BLin)을 통해 내부 회로(216)에 접속된다. 출력 패드(DQ0~DQn)는 각각 출력 버퍼(213)에 접속되고, 출력 버퍼(213)는 내부 버스 라인(BLout)을 통해 버스 구동 회로(215)에 각각 접속된다. 버스 구동 회로(215)는 내부 회로(216)에 접속된다.

입력 패드(IN0~INn)는 테스트 회로(214)에 각각 접속되고 테스트 회로(214)는 입력 패드(IN0~INn)를 통해 외부 회로로부터 테스트 신호를 수신한다. 테스트 입력 패드(IN)는 테스트 입력 버퍼(212)를 통해 테스트 회로(214) 각각에 접속되고, 테스트 회로(214)는 입력 패드(IN)를 통해 외부 장치로부터 테스트 신호를 수신한다. 테스트 회로(214)는 내부 버스 라인(BLout)에 각각 접속된다.

도 9는 SDRAM(500)의 더 상세한 회로도이다. 입력 버퍼(211)는 직렬로 접속된 2개의 인버터(220, 221)를 포함하며 내부 버스 라인(BLin)을 통해 입력 패드(IN0)로부터의 신호를 내부 회로(216)에 공급한다.

테스트 입력 버퍼(212)는 직렬로 접속된 2개의 인버터(222, 223)를 포함하고, 테스트 입력 패드(IN)로부터의 신호를 테스트 회로(214)에 공급한다. 테스트 회로(214)는 입력 논리 회로(224)와 버스 구동 회로(225)를 포함한다.

입력 논리 회로(224)는 배타적 NOR 회로(226)와 인버터(227)를 포함한다. 배타적 NOR 회로(226)의 제1 입력 단자는 테스트 입력 버퍼(212)의 출력 단자에 접속되고, 제2 입력 단자는 입력 패드(IN0)에 접속된다. 배타적 NOR 회로(226)의 출력 단자는 인버터(227)를 통해 버스 구동 회로(225)에 접속된다. 입력 패드(IN0)로부터의 입력 신호 레벨과 테스트 입력 패드(IN)로부터의 입력 신호 레벨이 동일할 때, 입력 논리 회로(224)는 L 레벨의 신호를 버스 구동 회로(225)에 공급하고, 입력 신호 레벨이 동일하지 않을 때, 입력 논리 회로(224)는 H 레벨의 신호를 버스 구동 회로(225)에 공급한다. 이러한 방식으로, 입력 논리 회로(224)는 입력 패드(IN0~INn)로부터 공급된 신호와 테스트 입력 패드(IN)로부터 공급된 신호를 가진 논리 동작을 수행하며, 버스 구동 회로(225)에 논리 신호를 공급한다.

버스 구동 회로(225)는 인버터(228) 및 2개의 PMOS 트랜지스터(TP1, PT2) 및 고전위 전원 Vcc 와 그라운드(저전위 전원) 사이에 직렬로 접속된 2개의 NMOS 트랜지스터(TN1, TN2)를 포함한다. 입력 논리 회로(224)로부터의 논리 신호는 PMOS 트랜지스터(TP2)와 NMOS 트랜지스터(TN1)의 게이트 각각에 공급된다. 테스트 활성화 신호(이후에, 테스트 신호로 언급됨)(φts)는 NMOS 트랜지스터 TN2의 게이트에 공급된다. 인버터(228)에 의해 반전된 테스트 신호(φts)는 PMOS 트랜지스터(TP1)의 게이트에 공급된다.

테스트 신호(φts)는 테스트 모드에서 H 레벨로 설정되고 정상 동작 모드에서 L 레벨로 설정되는 메모리 제어기와 같은 외부 장치로부터 공급된 특정 명령 신호를 바탕으로 SDRAM(500) 내부에서 발생된다.

버스 구동 회로(225)는 하이 테스트 신호(φts)에 의해 활성화되고, 하이 구동 신호를 출력하기 위해 입력 논리 회로(224)로부터 로우 논리 신호를 수신한다. 또한, 버스 구동 회로(225)는 로우 구동 신호를 출력하기 위해 입력 논리 회로(224)로부터 하이 논리 신호를 수신한다. 버스 구동 회로(225)는 로우 테스트 신호(φts)에 의해 비활성화되어, 버스 구동 회로(225)의 출력단은 하이 임피던스 상태가 된다.

버스 구동 회로(215)는 3개의 인버터(230~232)와, 2개의 PMOS 트랜지스터(TP3, TP4)와, 고전위 전원(Vcc)과 그라운드 사이에 직렬로 접속된 2개의 NMOS 트랜지스터(TN3, TN4)를 포함한다. 인버터(230)에 의해 반전된 내부 회로(216)으로부터의 출력 신호는 PMOS 트랜지스터(TP4)와 NMOS 트랜지스터(TN3)의 각각의 게이트에 공급된다. 테스트 신호(φts)는 2개의 인버터(231, 232)를 통해 PMOS 트랜지스터(TP3)의 게이트에 공급되고, 인버터(231)에 의해 반전된 테스트 신호(φts)는 NMOS 트랜지스터(TN4)의 게이트에 공급된다.

버스 구동 회로(215)는 로우 테스트 신호(φts)에 의해 활성화되고 하이 구동 신호를 출력하기 위해 내부 회로(216)로부터 하이 신호를 수신한다. 또한, 버스 구동 회로(215)는 로우 구동 신호를 출력하기 위해서 내부 회로(216)로부터 로우 신호를 수신한다. 버스 구동 회로(215)는 하이 테스트 신호(φts)에 의해 비활성화되고, 버스 구동 회로(215)의 출력단은 하이 임피던스 상태가 된다.

테스트 신호(φts)는 전도 테스트 모드에서 H 레벨로 설정되고 다른 모드에서 L 레벨로 설정된다. 전도성 테스트 모드에서, 버스 구동 회로(215)는 내부 회로(216)로부터의 출력 신호 입력을 차단하도록 비활성화되며, 버스 구동 회로(225)는 입력 논리 회로(224)로부터의 논리 신호를 수신하도록 활성화되고 구동 신호를 내부 버스 라인(BLout)을 통해 출력 버퍼(213)에 공급한다. 전도성 테스트 모드 이외의 모드에서, 버스 구동 회로(225)는 입력 논리 회로(224)로부터의 논리 신호 입력을 차단하도록 비활성화되며, 버스 구동 회로(215)는 내부 회로(216)로부터의 신호를 수신하도록 활성화되고 구동 신호를 내부 버스 라인(BLout)을 통해 출력 버퍼(213)에 공급한다.

출력 버퍼(213)는 고전위 전원(Vcc)과 그라운드 사이에 직렬로 접속된 PMOS 트랜지스터(TP5) 및 NMOS 트랜지스터(TN5)와, NAND 회로(233)와, NOR 회로(234), 및 10개의 인버터(235~244)를 포함한다. 출력 패드(DQ0)는 PMOS 트랜지스터(TP5)와 NMOS 트랜지스터(TN5) 사이의 노드에 접속된다. NAND 회로(233)의 출력단은 PMOS 트랜지스터(TP5)의 게이트에 접속되며, NOR 회로(234)의 출력단은 NMOS 트랜지스터의 게이트에 접속된다.

내부 버스 라인(BLout)에 의해 전송된 구동 신호는 2개의 인버터(236, 237)로 형성된 래치 회로와 NAND 회로(233)의 제1 입력단에 공급되는 인버터(238)를 통해 지나가고, 출력 활성화 신호(φOE)는 NAND 회로(233)의 제2 입력 단자에 공급되는 인버터(243, 235)를 통해 지나간다. 구동 신호는 인버터(239), 2개의 인버터(240, 241)로 이루어진 래치 회로 및, NOR 회로(234)의 제1 입력단에 공급되는 2개의 인버터(244, 242)를 통해 지나가고, 출력 활성화 신호(φOE)는 NOR 회로(234)의 제2 입력 단자에 공급되는 인버터(243)를 통해 지나간다.

NAND 회로(233)와 NOR 회로(234)에 공급된 출력 활성화 신호(φOE)는 출력 버퍼(213)를 활성화시킨다. 활성화된 출력 버퍼(213)는 신호를 출력 패드(DQ0)로 전달하기 위해, 버스 구동 회로(215) 또는 버스 구동 회로(225)로부터 구동 신호를 수신한다. 결과적으로, 출력 버퍼(213)는 하이 구동 신호를 수신하여 하이 신호를 전달하며, 로우 구동 신호를 수신하여 로우 신호를 전달한다. 출력 버퍼(213)가 비활성화될 때, 출력 패드(DQ0)는 하이 임피던스 상태가 된다.

SDRAM(500)은 클램프 회로(245, 246)를 포함한다. 바람직하게는, 클램프 회로(245)는 테스트 입력 패드(IN)와 테스트 입력 버퍼(212) 사이의 노드와 고전위 전원(Vcc)사이에 접속되고, 게이트가 접지되는 PMOS 트랜지스터(TP6)를 포함한다. 바람직하게는, 클램프 회로(246)는 입력 패드(IN0)와 입력 버퍼(211) 사이의 노드와 고전원 전원(Vcc) 사이에 접속되며, 게이트가 접지되는 PMOS 트랜지스터(TP7)를 포함한다.

클램프 회로(245)는 개방 상태에서 테스트 입력 패드(IN) 전위를 고전위 전원(Vcc) 레벨(H 레벨)로 고정시킨다. 클램프 회로(246)는 개방 상태에서 입력 패드(IN0)의 전위를 고전위 전원(Vcc) 레벨(H 레벨)로 고정시킨다. PMOS 트랜지스터(TP6, TP7)를 통과하는 구동 전류가 매우 작기 때문에, 입력 패드(IN, IN0)의 전위 레벨은 외부 장치로부터의 신호에 따라서 L 레벨 또는 H 레벨로 설정된다. 클램프 회로(245, 246)는 입력 패드(IN, IN0~INn)를 그라운드 레벨에 고정시킬 수도 있다. 이 경우에, 클램프 회로는 바람직하게는 게이트에 하이 레벨 신호가 공급되는 NMOS 트랜지스터를 포함한다.

다음으로, SDRAM(500)의 동작이 설명된다.

테스트 모드에서, SDRAM(500)은 하이 테스트 신호(φts)를 발생시킨다. 그후, 버스 구동 회로(225)는 활성화되고, 버스 구동 회로(215)는 비활성화된다. 출력 버퍼(213)는 출력 활성화 신호(φOE)에 의해 활성화된다. 다음으로, 외부 장치(도시되지 않음)는 하이 테스트 신호를 테스트 입력 패드(IN)와 입력 패드(IN0~INn)에 공급한다. 여기서, 외부 장치는 모든 패드(IN, IN0~INn)에 대응하는 외부 장치의 출력단이 하이 임피던스 상태가 되도록 한다. 이 경우에, 입력 패드(IN, IN0~INn)가 보드상의 배선과 분리(비전도)되더라도, 클램프 회로(245, 246)는 입력 패드(IN, IN0~INn)의 전위를 H 레벨로 설정한다. 입력 논리 회로(224)는 2개의 H 레벨 입력 신호를 수신하고, 이 신호들은 동일하기 때문에, 입력 논리 회로(224)는 로우 논리 신호를 버스 구동 회로(225)에 전달한다. 버스 구동 회로(225)는 내부 버스(BLout)를 통해 하이 구동 신호를 출력 버퍼(213)에 공급하고, 출력 버퍼(213)는 출력 패드(DQ0~DQn)를 통해 하이 응답 신호를 외부 장치에 공급한다. 이 때, 외부 장치가 L 레벨의 응답을 수신하면, 응답 신호에 대응하는 출력 패드는 보드상의 배선과 접속하지 않는다는 것이 확인된다.

다음으로, 외부 장치는 테스트 입력 패드(IN)에 로우 신호를 공급하며, 입력 패드(IN0~INn)에 하이 신호를 계속해서 공급한다. 이 때, 외부 패드(DQ0~DQn)로부터 외부 장치에 공급된 응답 신호가 변화하면, 테스트 입력 패드(IN)와 출력 패드(DQ0~DQn)의 접속이 확인된다.

특히, 테스트 입력 패드(IN)가 보드상의 배선에 접속되면, 로우 신호가 테스트 입력 패드(IN)를 통해 입력 논리 회로(224)의 제1 입력단에 공급되고, 하이 신호가 입력 패드(IN0~INn)를 통해 입력 논리 회로(224)의 제2 입력단에 공급된다. 이러한 2개의 입력 신호는 동일하지 않기 때문에, 입력 논리 회로(224)는 버스 구동 회로(225)에 하이 논리 신호를 공급한다. 버스 구동 회로(225)는 로우 구동 신호를 내부 버스 라인(BLout)을 통해 출력 버퍼(213)에 공급하고, 출력 버퍼(213)는 로우 응답 신호를 출력 패드(DQ0~DQn)를 통해 외부 장치에 공급한다.

테스트 입력 패드(IN)가 분리되면, 테스트 입력 패드(IN)는 클램프 회로(245)에 의해 H 레벨로 설정되고 하이 신호는 입력 논리 회로(224)에 공급된다. 이 경우에, 입력 신호가 동일하기 때문에, 입력 논리 회로(224)는 로우 논리 신호를 버스 구동 회로(225)에 공급한다. 버스 구동 회로(225)는 하이 구동 신호를 내부 버스 라인(BLout)을 통해 출력 버퍼(213)에 공급하고, 출력 버퍼(213)는 하이 응답 신호를 출력 패드(DQ0~DQn)를 통해 외부 장치에 공급한다.

그러므로, 출력 패드(DQ0~DQn)로부터 외부 장치에 공급된 응답 신호가 H 레벨에서 L 레벨로 바뀌면, 이 응답 신호에 의해 테스트 입력 패드(IN)와 출력 패드(DQ0~DQn)의 접속이 확인된다. 응답 신호의 레벨이 변화하지 않으면, 레벨 변화를 보여주지 않는 응답 신호에 대응하는 출력 패드(DQ0~DQn)는 보드상의 배선과 분리되어 있다는 것이 확인된다. 그러므로, 테스트 입력 패드(IN)와 출력 패드(DQ0~DQn)의 접속은 출력 패드(DQ0~DQn)로부터 출력된 응답 신호 레벨을 바탕으로 확인된다.

다음으로, 외부 장치는 테스트 입력 패드(IN)에 하이 신호를 공급한다. 이 때, 출력 패드(DQ0~DQn)로부터 외부 장치에 공급된 응답 신호의 레벨이 변화하면, 입력 패드(IN0~INn)의 접속이 확인된다. 응답 신호의 레벨이 변화하지 않으면, 입력 패드(IN0~INn)가 분리되어 있다는 것이 확인된다.

그후에, 테스트 신호(φts)가 L 레벨로 변화하면, 전도성 테스트 모드가 정상 동작 모드로 시프트될 때, 버스 구동 회로(225)는 비활성화되고, 버스 구동 회로(215)는 활성화된다. 그러므로, 테스트 회로(214)로부터의 신호는 차단되고, 내부 회로(216)로부터의 신호는 외부 장치에 공급되는 버스 구동 회로(215), 내부 버스 라인(BLout), 출력 버퍼(213) 및 출력 패드(DQ0~DQn)를 통과하여 지나간다.

제4 실시예의 SDRAM(500)은 하기의 이점을 갖는다.

(1) 정상 동작 모드에서, 버스 구동 회로(215)는 활성화되고, 버스 구동 회로(225)는 비활성화되어, 내부 회로(216)로부터의 신호는 내부 버스 라인(BLout)과 출력 버퍼(213)를 통해 외부 장치에 공급된다. 전도성 테스트 모드에서, 버스 구동 회로(225)는 활성화되고, 버스 구동 회로(215)는 비활성화되어, 논리 처리는 입력 패드(IN, IN0~INn)에 공급된 입력 신호에 적용되고, 응답 신호는 내부 버스 라인(BLout)과 출력 버퍼(213)를 통해 외부 장치에 공급된다. 그러므로, 전도성 테스트는 정상 동작 모드에서 출력 신호를 전송하는 출력 버퍼(213)와 내부 버스 라인(BLout)을 사용하여 수행된다. 이것은 전도성 테스트를 위한 회로에 기인한 칩 크기의 증가를 제한한다.

(2) 입력 패드(IN, IN0~INn)가 클램핑 회로(245, 246)에 의해 고정되기 때문에, 테스트 회로(214)는 전도성 테스트 동안 고장을 일으키지 않는다.

[제5 실시예]

도 10은 제5 실시예에 따른 SDRAM(600)의 개략적 회로도이다. SDRAM(600)은 분리된 입력 논리 회로(224)와 버스 구동 회로(225)를 갖는다. 입력 논리 회로(224)는 입력 패드(IN0~INn)에 인접하여 위치되고, 버스 구동 회로(225)는 내부 버스 라인(BLout)에 인접하여 위치된다.

이러한 배치는 SDRAM(600)의 입력단에서 입력 커패시티의 증가와, 내부 버스 라인(BLout)의 배선에 기인한 커패시티의 증가를 방지한다. 결과적으로, 액세스 시간은 테스트 회로(14)를 부가하는 것에 영향을 받지 않으며, 전력 소비도 증가하지 않는다.

[제6 실시예]

제6 실시예에서, 도 9의 클램핑 회로(245, 246)는 도 11에 도시된 클램프 회로(250)로 교체된다. 클램프 회로(250)는 정상 동작 모드에서 동작하지 않는다. 제6 실시예에서, SDRAM은 로우 칩 선택 신호(φcs)에 따라 테스트 모드로 들어간다. 그러므로, 클램프 회로(250)는 입력 패드/cs를 칩 선택 신호(φcs)의 하이로 고정시킨다.

도 11에 도시된 바와 같이, 클램프 회로(250)는 바람직하게는 입력 패드/cs와 입력 버퍼(211) 사이의 노드와 고전위 전원(Vcc)사이에 접속된 PMOS 트랜지스터(TP8)를 포함한다. PMOS 트랜지스터(TP8)의 게이트에는 판정 신호(φsx)가 공급되고 판정 신호(φsx)는 클램프 회로(250)를 제어한다. 도 12에 도시된 바와 같이, 판정 신호(φsx)는 시동 회로(251)와 판정 회로(252)에 의해 발생된다.

시동 회로(251)는 NMOS 트랜지스터(TN6)와 3개의 저항(R1~R3)을 포함한다. 저항(R1, R2)은 고전위 전원(Vcc)과 그라운드 사이에 직렬로 접속되어, 전위 분배기가 된다. 전위 분배기에 의해 분배된 전압은 NMOS 트랜지스터(TN6)의 게이트에 공급된다. NMOS 트랜지스터(TN6)의 드레인은 저항(R3)을 통해 고전윈 전원(Vcc)에 접속되며, NMOS 트랜지스터(TN6)의 소스는 접지된다.

도 13에 도시된 바와 같이, 고전위 전원(Vcc)이 외부 장치로부터 SDRAM(600)에 공급될 때, 전원 전압은 기준 전압으로 상승한다. 전위 분배기의 분배된 전압은 전원 전압이 상승함에 따라 상승한다. 전원 전압이 기준 전압의 절반 부근에 도달할 때, NMOS 트랜지스터(TN6)는 턴온되고, NMOS 트랜지스터(TN6)의 드레인 전위는 H 레벨에서 L 레벨로 하강한다. NMOS 트랜지스터(TN6)의 이러한 하강하는 드레인 전위는 전력 공급 신호(power-on signal)(φon)로서 판정 회로(252)에 공급된다. 즉, 시동 회로(251)는 고전위 전원(Vcc)이 턴온되었기 때문에 일정 시간 후에 H 레벨에서 L 레벨로 하강하는 전력 공급 신호(φon)를 판정 회로(252)에 공급한다.

판정 회로(252)는 2개의 NMOS 트랜지스터(TN7, TN8)와 4개의 인버터(253~256)를 포함한다. NMOS 트랜지스터(TN7, TN8)의 소스는 모두 접지된다. NMOS 트랜지스터(TN7)의 드레인과 NMOS 트랜지스터(TN8)의 드레인 사이에, 래치 회로(257)가 2개의 인버터(253, 254)로 형성되어 접속된다. NMOS 트랜지스터(TN7)의 게이트에는 전력 공급 신호(φon)가 공급되고, NMOS 트랜지스터(TN8)의 게이트에는 프리차지 신호(pre-charge signal)(PALL)가 공급된다. 프리차지 신호(PALL)는 외부 장치로부터의 특정 명령 신호(프리차지 명령 신호)를 바탕으로 발생된다. 프리차지 명령는 SDRAM이 정상 동작으로 시프트(shift)될 때, 먼저 외부 장치에 의해 출력된다. NMOS 트랜지스터(TN7)의 드레인 전위는 2개의 인버터(255, 256)를 통해 판정 신호(φsx)로서 PMOS 트랜지스터(TP8)의 게이트에 공급된다.

도 13에 도시된 바와 같이, 전원이 턴온된 후, NMOS 트랜지스터(TN7)는 하이 전력 공급 신호(φon)에 의해 턴온되고, NMOS 트랜지스터(TN7)의 드레인은 L 레벨이 되고 NMOS 트랜지스터(TN8)의 드레인은 H 레벨이 된다. 즉, 래치 회로(257)는 초기화되고, 로우 판정 신호(φsx)가 판정 회로(252)로부터 출력된다. 전력 공급 신호(φon)가 일정 시간후에 L 레벨로 하강하면, NMOS 트랜지스터(TN7)는 턴오프되지만, NMOS 트랜지스터(TN7)의 드레인이 래치 회로(257)에 의해 L 레벨로 유지되기 때문에 로우 판정 신호(φsx)는 계속해서 출력된다. 그 후에, H 레벨을 갖는 프리차지 신호(PALL)가 공급되기 때문에, NMOS 트랜지스터(TN8)는 턴온되고, 래치 회로(257)에 의해 유지되는 전위 레벨은 반전된다. 그러므로, 판정 회로(252)로부터 출력된 판정 신호(φsx)는 L 레벨에서 H 레벨로 바뀐다. 클램프 회로(250)의 PMOS 트랜지스터(TP8)는 하이 판정 신호(φsx)에 의해 턴오프되고, 클램프 회로(250)는 정상 동작 모드에서 턴오프된다. 즉, 클램프 회로(250)는 테스트 모드에서 활성화되고 정상 동작 모드에서 비활성화된다. 다시 말해서, 테스트 모드에서, 래치 회로(250)는 입력 패드/cs를 H 레벨로 고정시키고, 정상 동작 모드에서, 래치 회로(250)는 누설 전류를 발생시키지 않도록 동작하지 않는다.

판정 회로(252)의 NMOS 트랜지스터(TN8)의 게이트에 공급된 신호가 프리차지 신호(PALL)로 제한되는 것은 아니며, 리프레쉬(refresh) 신호 또는 모드 레지스터 설정 신호일 수도 있다. 리프레쉬 신호는 리프레쉬 동작을 위한 리프레쉬 명령에 의해 발생되며, 모드 레지스터 설정 신호는 모드 세트 동작을 위한 모드 레지스터 설정 명령에 의해 발생된다. 명령은 모드가 정상 동작 모드로 시프트할 때 외부 장치로부터 출력된다.

클램프 회로(250)가 접속되는 입력 패드는 입력 패드/cs로 제한되는 것은 아니며, 입력 패드/CAS 또는 입력 패드/CKE 일 수도 있다. 입력 패드/CAS 에는 칼럼 어드레스 스트로브 신호(column address strobe signal; CAS)가 공급되고, 입력 패드/CKE에는 클록 인에이블 신호(clock enable signal; CKE)가 공급된다.

제6 실시예의 이점은 하기와 같다.

(1) 테스트 모드에서, 입력 패드/cs가 개방되면, 입력 패드/cs는 클램프 회로(250)에 의해 H 레벨로 고정된다. 그러므로, 복수개의 SDRAM은 보드상의 버스 배선에 동시에 신호를 출력하는 것이 방지된다. 다시 말해서, 보드상의 버스 라인 쟁탈이 방지된다. 클램프 회로(250)가 제공되는 않는 경우에, 하기의 단점이 발생한다. 즉, 보드상의 배선과 SDRAM의 외부 단자(S) 사이에 입력 패드/cs를 개방되게 하는 접속 고장이 있다면, 입력 패드/cs는 플로팅된다. 이 때, 전도성 테스트가 수행되지 않더라도, 테스트 모드에 들어가는 외부 장치로부터 에러에 의한 로우 신호를 수신하는 SDRAM이 있을 수 있다. 이 상태에서, 외부 장치가 다른 SDRAM에 대해 전도성 테스트를 수행할 때, 이 신호는 에러와 다른 SDRAM에 의해 테스트 모드로 들어가는 SDRAM으로부터 버스 라인에 출력되고, 버스 쟁탈이 발생한다.

(2) 정상 동작 모드에서, 클램프 회로(250)는 동작하지 않으며, 누설 전류에 기인한 전력 소비가 방지된다.

[제7 실시예]

제7 실시예에서, 도 9의 클램프 회로는 도 14에 도시된 클램프 회로(260)로 교체된다. 제7 실시예의 테스트 모드에서, SDRAM은 로우 칩 선택 신호(φcs)에 응답하여 출력 활성화 신호(φOE)에 의해 출력 버퍼(213)를 활성화시킨다. SDRAM은 출력 패드(DQ0~DQn)로부터 보드상의 버스 라인에 출력 신호를 공급한다. 제7 실시예에서, 에러로 테스트 모드에 들어가더라도, SDRAM은 출력 버퍼(213)를 비활성화시켜 H 레벨의 칩 신호(φcs)에 의한 신호의 출력을 금지시킨다.

도 14에 도시된 바와 같이, 클램프 회로(260)는 입력 패드/cs와 입력 버퍼(211) 사이의 노드와 고전위 전원(Vcc) 사이에 접속된 PMOS 트랜지스터(TP10)와 인버터(261)를 포함한다. PMOS 트랜지스터(TP10)의 게이트에는 인버터(261)에 의해 반전된 테스트 활성화 신호(φts)가 공급된다.

입력 패드/cs가 개방 상태에 있는 보드상의 배선에 접속되지 않고, 로우 칩 선택 신호(φcs)가 입력 패드/cs를 통해 내부 회로(216)에 에러로 공급되면, SDRAM은 테스트 모드로 들어갈 것이다. 그 다음에, 테스트 활성화 신호(φts)는 클램프 회로(260)를 활성화시키기 위해 H 레벨로 바뀐다. 즉, 입력 패드/cs는 고전위 전원(Vcc)으로 고정된다. 다음으로, 로우 칩 선택 신호(φcs)가 내부 회로(216)에 공급될 때, 내부 회로(216)는 출력 버퍼(213)를 비활성화시키고, SDRAM은 신호의 출력이 금지된다. 그러므로, 복수개의 SDRAM을 설치하는 보드상에서 버스 쟁탈이 방지된다.

[제8 실시예]

제8 실시예에서, 도 9의 클램프 회로(246)는 도 15에 도시된 클램프 회로(263)로 교체된다. 클램프 회로(263)는 입력 패드/cs와 입력 버퍼(211)사이의 노드와 고전위 전원(Vcc) 사이에 접속된 PMOS 트랜지스터(TP11) 및, 인버터(220, 221) 사이의 노드와 그라운드 사이에 접속된 NMOS 트랜지스터(TN11)를 포함한다. PMOS 트랜지스터(TP11)의 게이트는 인버터(220, 221) 사이의 노드에 접속된다. NMOS 트랜지스터(TN11)의 게이트에는 전력 공급 신호(φon)가 공급된다. PMOS 트랜지스터(TP11)와 인버터(220)는 래치 회로로 구성된다.

입력 패드/cs가 개방 상태에 있을 때, 전력이 턴온된 후, 전력 공급 신호(φon)는 NMOS 트랜지스터(TN11)를 턴온하고, 인버터(220, 221) 사이의 노드 전위를 L 레벨로 낮춘다. 그 다음에, PMOS 트랜지스터(TP11)가 턴온되고, 입력 패드/cs의 전위는 고전위 전원(Vcc) 레벨로 고정된다. 입력 패드/cs의 전위는, 고전위 전원(Vcc)이 PMOS 트랜지스터(TP11)의 한계 전압만큼 낮추어지도록 전위 레벨(Vcc-Vthp)로 고정된다. 클램프 전위가 Vcc-Vthp 보다 높다면, 누설 전류는 PMOS 트랜지스터(TP11)를 통해 제공되지 않는다.

입력 버퍼(211)는 하이 칩 선택 신호(φcs)를 출력하고, 전력 공급 신호는 로우가 되며, NMOS 트랜지스터(TN11)는 턴오프된다. 이 때, 인버터(220, 221)사이의 노드는 전위를 L 레벨로 유지하고, 입력 버퍼(211)는 계속해서 하이 칩 선택 신호(φcs)를 출력한다.

입력 패드/cs가 보드상의 배선에 접속되면, 입력 패드/cs의 전위는 L 레벨 또는 H 레벨로 바뀐다. 여기서, 입력 패드/cs의 전위가 H 레벨로 바뀌면, 인버터(220, 221) 사이의 노드는 PMOS 트랜지스터(TP11)를 턴온시키기 위해 L 레벨이 된다. 그러나, 입력 패드/cs의 전위는 H 레벨이기 때문에, 누설 전류는 고전위 전원(Vcc)으로부터 PMOS 트랜지스터(TP11)을 통해 제공되지 않는다. 입력 패드/cs의 전위가 L레벨로 바뀔 때, 인버터(220, 221) 사이의 노드는 PMOS 트랜지스터(TP11)를 턴오프하는 H 레벨이 된다. 그러므로, 누설 전류는 PMOS 트랜지스터(TP11)를 통해 제공되지 않는다.

제8 실시예의 이점이 하기에 상술된다.

(1) 테스트 모드에서, 입력 패드/cs가 개방되면, 칩 선택 신호(φcs)는 H 레벨로 유지된다. 그러므로, 보드상에 설치된 복수개의 SDRAM은 동시에 전도성 테스트를 수행하지 않게 된다. 결과적으로, 보드상의 버스 라인 쟁탈이 방지된다.

(2) 입력 패드/cs의 전위가 외부 장치로부터의 입력 신호에 따라서 L 레벨로 바뀌면, 클램프 회로(263)의 PMOS 트랜지스터(TP11)는 턴오프되고, 누설 전류가 제공되지 않는다. 한편, 입력 패드/cs의 전위가 H 레벨로 바뀌면, 클램프 회로(263)의 PMOS 트랜지스터(TP11)는 턴온된다. 그러나, 입력 패드/cs는 H 레벨이기 때문에, 누설 전류가 하이 전위 전원으로부터 PMOS 트랜지스터(TP11)를 통하여 제공되지 않는다. 그러므로, 제8 실시예의 클램프 회로(263)는 누설 전류를 억제한다.

[제9 실시예]

제9 실시예에서, 도 15의 클램프 회로(263)는 도 16의 클램프 회로(264)로 대체된다. 클램프 회로(264)는 고전위 전원(Vcc)과 PMOS 트랜지스터(TP11) 사이에 접속된 PMOS 트랜지스터(TP12)를 포함한다. PMOS 트랜지스터(TP12)의 게이트에는 판정 신호(φsx)가 공급된다.

고전위 전원(Vcc)이 SDRAM에 공급되기 때문에, 도 18에 도시된 바와 같이, 로우 판정 신호 φsx는 PMOS 트랜지스터(TP12)를 턴온하며, 하이 전력 공급 신호(φon)는 NMOS 트랜지스터(TN11)와 PMOS 트랜지스터(TP11)를 턴온한다. 그러므로, 입력 패드/cs는 하이 전위 전원(Vcc) 레벨로 고정된다.

하이 칩 선택 신호(φcs)가 입력 버퍼(211)로부터 내부 회로(216)로 공급되고 소정의 시간이 경과한 후에, 전력 공급 신호(φon)는 L 레벨로 하강하고, NMOS 트랜지스터(TN11)는 턴오프된다. 그러므로, 인버터(220, 221) 사이의 노드는 L 레벨의 전위로 유지되고, 입력 버퍼(211)는 하이 칩 선택 신호(φcs)를 내부 회로(216)에 연속적으로 공급한다.

판정 신호(φsx)가 H 레벨로 바뀌고, SDRAM이 정상 동작 모드로 전송되면, PMOS 트랜지스터(TP12)는 턴오프된다. 즉, 클램프 회로(264)는 정상 동작 모드에서 비활성화된다. 그러므로, 4.5 볼트의 신호가 외부 장치로부터 공급되더라도, 입력 패드/cs가 하이 전위 전원(Vcc)에 누설 전류를 공급하는 것이 방지된다. 즉, 제9 실시예는 고전위 전원(Vcc)이 예들 들면, 3.3 볼트로 설정될 때, 외부 장치로부터 예를 들면 4.5 볼트의 신호를 수신할 수 있는 SDRAM에 적합하다.

도 16의 클램프 회로(264)는 도 17에 도시된 클램프 회로(265)로 교체될 수 있다. 클램프 회로(265)는 2개의 NMOS 트랜지스터(TN12, TN13), 5개의 인버터(266~270), 및 NOR 회로(271)를 더 포함한다.

NMOS 트랜지스터(TN12, TN13)의 2개의 소스는 접지되고, 2개의 인버터(266, 267)로 형성된 래치 회로는 NMOS 트랜지스터(TN12)의 드레인과 NMOS 트랜지스터(TN13)의 드레인 사이에 접속된다. NMOS 트랜지스터(TN12)의 드레인은 PMOS 트랜지스터(TP12)의 게이트에 접속되고, NMOS 트랜지스터(TN12)의 게이트는 NMOS 트랜지스터(TN11)의 게이트에 접속된다. NMOS 트랜지스터(TN13)의 게이트는 NOR 회로(271)의 출력단에 접속된다. NOR 회로(271)의 제1 입력단에는 테스트 신호(φts)가 공급되고, 제2 입력단에는 3개의 인버터(268~270)에 의해 반전된 테스트 신호(φts)가 공급된다.

하이 전위 전원(Vcc)이 SDRAM 에 공급될 때, 하이 전력 공급 신호(φon)는 NMOS 트랜지스터(TN11, TN12)를 턴온시키고, 그럼으로써 PMOS 트랜지스터(TP11, TP12)를 턴온시킨다. 그러므로, 입력 패드/cs는 하이 전위 전원(Vcc) 레벨로 고정된다. 입력 패드/cs가 개방 상태에 있을 때, 하이 칩 선택 신호(φcs)는 내부 버퍼(211)를 통해 내부 회로(216)로 공급된다.

일정 시간 후에, 전력 공급 신호(φon)는 L 레벨로 하강하고, NMOS 트랜지스터(TN11, TN12)는 턴오프된다. 여기서, PMOS 트랜지스터(TP12)의 게이트는 래치 회로(272)에 의해 L 레벨로 유지되고, 인버터(220, 221) 사이의 노드는 L 레벨로 유지된다. 그러므로, 입력 버퍼(211)는 계속해서 하이 칩 선택 신호(φcs)를 내부 회로(216)에 공급한다.

전도성 테스트가 완료될 때(즉, 테스트 신호(φts)가 L 레벨로 하강할 때), NOR 회로(271)는 3개의 인버터(268~270)의 지연 시간에 의해 결정되는 펄스폭을 가진 펄스 신호를 출력한다. NMOS 트랜지스터(TN13)는 펄스 신호에 의해 턴온되고, 이 펄스 신호는 래치 회로(272)에 의해 유지되는 전위 레벨을 반전시킨다. 즉, NMOS 트랜지스터(TN13)의 드레인 전위는 L 레벨로 바뀌고, NMOS 트랜지스터(TN12)의 드레인 전위는 PMOS 트랜지스터(TP12)를 턴오프시키기 위해 H 레벨로 바뀐다. 결과적으로, 전도성 테스트가 완료된 후에, 클램프 회로(265)는 활성화되지 않으며, 4.5 볼트의 신호가 외부 장치로부터 공급되더라도, 입력 패드/cs는 고전위 전원(Vcc)으로 누설 전류를 공급하지 않는다.

제4 실시예 내지 제9 실시예는 하기와 같이 변형될 수 있다.

(a) 제6 실시예에서, 클램프 회로(250)의 PMOS 트랜지스터(TP8)의 게이트에 공급된 판정 신호(φsx)는 타이머에 의해 발생될 수도 있다. 타이머는 바람직하게는 발진기와 카운터로 구성된다. 타이머는 테스트 모드 동안 PMOS 트랜지스터(TP8)를 온 상태으로 제어하고, 정상 동작 모드 동안 상기 트랜지스터를 오프 상태로 제어한다. 이는 또한 누설 전류를 차단한다.

(b) 제6 내지 제9 실시예에서, 입력 패드/cs는 고전위 전원(Vcc)에 의해 고정된다. 그러나, 이것에 제한되는 것은 아니다. 테스트 모드로 들어갈때 하이 신호가 입력 패드/cs에 공급되면, 입력 패드/cs는 그라운드 레벨로 고정될 수도 있다. 이는 실제로 바람직하게 사용되는 테스트 모드로 대량으로 유입되는 것을 방지한다. 결과적으로, 드레인이 입력 패드/cs와 입력 버퍼(211) 사이에 접속되고 소스가 접지된 NMOS 트랜지스터가 사용된다. 이 경우에, 입력 패드/cs는 그라운드 레벨에 대한 NMOS 트랜지스터의 한계 전압만큼 증가되는 전위 레벨(Vss-Vthn)로 고정된다. 또한, 입력 신호의 전위가 Vss-Vthn 이상이면, 누설 전류는 NMOS 트랜지스터를 통해 제공되지 않는다.

(c) 도 11, 도 14~17의 클램프 회로(250, 260, 263~265)는 도 2의 종래의 반도체 장치(100)에 부가될 수도 있다. 또한, 이 경우에, 입력 패드/cs는 테스트 모드에서 고정되고, 정상 동작 모드에서 누설 전류가 흐르는 것이 방지된다.

(d) 버스 구동 회로(215, 225)는 도 19에 도시된 바와 같이 변형될 수도 있다. 버스 구동 회로(215, 225)에서, 활성화 신호로서의 테스트 신호(φts)는 버스 배선 부근에 위치된 PMOS 트랜지스터(TP2, TP4)와 NMOS 트랜지스터(TN1, TN3)에 공급된다. 그러므로, 버스 구동 회로(215, 225)는 비활성화되고, 버스 구동 회로(215, 225)의 MOS 트랜지스터의 입력 커패시턴스가 내부 버스(BLout)의 커패시턴스에 부가되는 것이 방지된다.

(e) 전력 공급 신호(φon)는 도 13 또는 도 18에 도시된 바와 같이 일정 시간 동안 턴온되는 대신, 일정 시간 동안 턴오프될 수도 있다. 이 경우에, 클램프 회로는 일정 시간 동안 턴오프되는 전력 공급 신호에 의해 동작할 필요가 있다.

(f) 본 발명은 SDRAM 이외의 RAM 또는 메모리를 포함하지 않는 반도체 집적 회로 장치에 적용될 수도 있다.

(g) 테스트 신호를 전송하기 위해서, 입력용 내부 버스 라인(BLin)이 출력용 내부 버스 라인(BLout) 대신에 공유될 수도 있다. 이 경우에, 내부 버스 라인(BLin)은 물리적으로 입력 버퍼(211)와 테스트 회로(214) 사이에 놓여진다.

본 발명은 본 발명의 이론과 범위 이내에서 당업자들에 의해 다양한 다른 형태로 구현될 수 있음은 자명하다. 그러므로, 상기 상술된 예와 실시예는 단지 예시적인 것으로 본 발명을 제한하는 것은 아니며, 본 발명은 이 명세서 내에 제시된 상세한 설명으로 한정되는 것이 아니라 첨부된 청구항에 규정된 범위와 그 등가물의 범위내에서 변경될 수 있다.

상기 설명된 바와 같이, 본 발명에 따라서, 전자 장치의 개방 회로/단락 회로 테스트를 확실하게 실행하는 전자 장치 테스트 방법을 제공하는 동시에, 테스트되는 회로 영역의 증가가 방지된다.

Claims

다수의 버스 라인으로 서로 연결된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법에 있어서,

상기 제1 반도체 장치가 상기 버스 라인 중 선택된 하나의 버스 라인에 제1 논리 출력 신호를 공급하는 단계와;

상기 제2 반도체 장치가 상기 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득하는 단계와;

상기 제2 반도체 장치가 상기 제1 버스 라인 신호를 반전시켜 제2 논리 출력 신호를 발생시키는 단계와;

상기 제2 반도체 장치가 상기 제1 반도체 장치에 상기 제2 논리 출력 신호를 전송하는 단계와;

상기 제1 반도체 장치가 상기 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신하는 단계와;

상기 제1 반도체 장치가 상기 제1 논리 출력 신호와 상기 제2 버스 라인 신호를 비교하여 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결을 판단하는 단계를 포함하는 전자 장치 테스트 방법.
다수의 버스 라인으로 서로 연결된 제1 및 제2 반도체 장치를 포함하는 전자 장치를 테스트하는 방법에 있어서,

상기 제1 반도체 장치가 상기 버스 라인 중 선택된 하나의 버스 라인에 제1 논리 출력 신호를 공급하는 단계와;

상기 제2 반도체 장치가 상기 선택된 버스 라인으로부터 제1 버스 라인 신호를 취득하는 단계와;

상기 제1 반도체 장치가 상기 제1 논리 출력 신호를 출력한 후, 상기 제1 논리 출력 신호의 반전 신호인 제2 논리 출력 신호를 발생시키고, 상기 선택된 버스 라인에 상기 제2 논리 출력 신호를 공급하는 단계와;

상기 제2 반도체 장치가 상기 취득한 제1 버스 라인 신호를 출력하는 단계와;

상기 제1 반도체 장치가 상기 선택된 버스 라인으로부터 제2 버스 라인 신호를 수신하는 단계와;

상기 제1 반도체 장치가 상기 제1 논리 출력 신호 및 상기 수신된 제2 버스 라인 신호를 비교하여 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결을 판단하는 단계를 포함하는 전자 장치 테스트 방법.
다수의 버스 라인으로 서로 연결된 제1 및 제2 반도체 장치를 포함하는 전자 장치에 있어서,

상기 제1 반도체 장치는,

상기 버스 라인 중 하나에 연결되어, 상기 버스 라인에 제1 논리 출력 신호를 공급하는 제1 출력 회로와;

상기 버스 라인에 연결된 비교 회로를 포함하고,

상기 제2 반도체 장치는,

상기 버스 라인에 연결되어, 제1 버스 라인 신호를 취득하는 입력 회로와;

상기 입력 회로에 연결되어 상기 제1 버스 라인 신호를 반전시켜 제2 논리 출력 신호를 발생시키고, 대응하는 버스 라인에 상기 제2 논리 출력 신호를 공급하는 제2 출력 회로를 포함하고,

상기 비교 회로는 제2 버스 라인 신호를 수신하고, 상기 제1 논리 출력 신호 및 상기 제2 버스 라인 신호를 비교하여, 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결에 관한 판단 신호를 발생시키는 것인 전자 장치.
다수의 버스 라인으로 서로 연결된 제1 및 제2 반도체 장치를 포함하는 전자 장치에 있어서,

상기 제1 반도체 장치는,

상기 버스 라인 중 하나에 연결되어 상기 버스 라인에 제1 논리 출력 신호를 공급하는 제1 출력 회로와;

상기 버스 라인에 연결되어, 상기 제1 출력 회로가 상기 제1 논리 출력 신호를 공급한 후, 상기 제1 논리 출력 신호의 반전 신호인 제2 논리 출력 신호를 상기 버스 라인에 공급하는 반전 출력 회로와;

상기 버스 라인에 연결된 비교 회로를 포함하고,

상기 제2 반도체 장치는,

상기 버스 라인에 연결되어, 제1 버스 라인 신호를 취득하는 입력 회로와;

상기 입력 회로에 연결되어, 대응하는 버스 라인에 상기 제1 버스 라인 신호를 공급하는 제2 출력 회로를 포함하고,

상기 비교 회로는 제2 버스 라인 신호를 수신하고, 상기 제1 논리 출력 신호 및 상기 제2 버스 라인 신호를 비교하여, 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결에 관한 판단 신호를 발생시키는 것인 전자 장치.
버스 라인으로 서로 연결된 제1 반도체 장치 및 제2 반도체 장치 사이의 연결을 판단하는 상기 제1 반도체 장치로서,

상기 버스 라인 각각에 연결되어, 상기 각 버스 라인에 제1 논리 출력 신호를 공급하는 출력 회로와;

상기 각 버스 라인에 연결되어, 제2 버스 라인 신호를 수신하고 상기 제1 논리 출력 신호 및 상기 제2 버스 라인 신호를 비교하여 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결에 관한 판단 신호를 발생시키는 비교 회로를 포함하고,

상기 제2 반도체 장치는 제1 버스 라인 신호를 수신하고 상기 버스 라인에 상기 제1 버스 라인 신호의 반전 신호인 제2 논리 출력 신호를 공급하는 것인 반도체 장치.
버스 라인으로 서로 연결된 제1 반도체 장치 및 제2 반도체 장치 사이의 연결을 판단하는 상기 제1 반도체 장치로서,

상기 버스 라인 각각에 연결되어, 상기 각 버스 라인에 제1 논리 출력 신호를 공급하는 출력 회로와;

상기 각 버스 라인에 연결되어, 상기 출력 회로가 상기 제1 논리 출력 신호를 공급한 후, 상기 각 버스 라인에 상기 제1 논리 출력 신호의 반전 신호인 제2 논리 출력 신호를 공급하는 반전 출력 회로와;

상기 각 버스 라인에 연결되어, 제2 버스 라인 신호를 수신하고 상기 제1 논리 출력 신호 및 상기 제2 버스 라인 신호를 비교하여 상기 제1 반도체 장치 및 상기 제2 반도체 장치 사이의 연결에 관한 판단 신호를 발생시키는 비교 회로를 포함하고,

상기 제2 반도체 장치는 제1 버스 라인 신호를 수신하는 것인 반도체 장치.
입력 단자들과;

출력 단자들과;

내부 회로와;

상기 입력 단자들 및 상기 내부 회로를 각각 연결하는 제1 버스 라인들과;

상기 출력 단자들 및 상기 내부 회로를 각각 연결하는 제2 버스 라인들과;

상기 제1 버스 라인들 및 상기 출력 단자들 사이, 또는 상기 제2 버스 라인들 및 상기 입력 단자들 사이에 연결된 테스트 회로들을 포함하고,

상기 테스트 회로들은 테스트 모드에서 활성화되고 정상 동작 모드에서 비활성화되어, 상기 테스트 모드 및 상기 정상 동작 모드 양쪽에서 상기 제1 버스 라인들 또는 상기 제2 버스 라인들을 공유하는 것인 반도체 장치.
입력 단자들과;

출력 단자들과;

내부 회로와;

상기 입력 단자들 및 상기 출력 단자들 사이에 연결된 테스트 회로들과;

상기 입력 단자들에 연결되어, 테스트 모드에서 각각의 상기 입력 단자에 제공되는 상기 테스트 모드 신호 전위와 상이한 특정 전위로 상기 각각의 입력 단자를 클램프(clamp)하고, 정상 동작 모드에서 상기 입력 단자들의 클램프를 해제(release)하는 클램프 회로들을 포함하는 반도체 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제