JPH0599980A - ピンスキヤンイン型ｌｓｉ論理回路および回路実装基板試験方法 - Google Patents
ピンスキヤンイン型ｌｓｉ論理回路および回路実装基板試験方法Info
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- JPH0599980A JPH0599980A JP3257646A JP25764691A JPH0599980A JP H0599980 A JPH0599980 A JP H0599980A JP 3257646 A JP3257646 A JP 3257646A JP 25764691 A JP25764691 A JP 25764691A JP H0599980 A JPH0599980 A JP H0599980A
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Abstract
(57)【要約】
【目的】 ＬＳＩ論理回路を搭載した回路実装基板の配
線試験において特に配線間短絡の検出を容易にするため
の手段を提供することを目的としている。 【構成】 回路実装基板に搭載されるＬＳＩ論理回路に
ついて、特定の出力ピンを選択して“１”あるいは
“０”の論理出力を生じさせ、残りの全ての出力ピンか
らは選択された特定の出力ピンの論理値とは異なる値の
論理出力を生じさせることが可能なピンスキャンイン型
の構成をもたせ、また回路実装基板上でＬＳＩ論理回路
の出力ピンを順次選択して上記したような論理出力を生
じさせ、各出力ピンに接続された配線上の信号レベルを
チェックすることにより、配線間の短絡あるいは断線の
有無を識別できるように構成した。
線試験において特に配線間短絡の検出を容易にするため
の手段を提供することを目的としている。 【構成】 回路実装基板に搭載されるＬＳＩ論理回路に
ついて、特定の出力ピンを選択して“１”あるいは
“０”の論理出力を生じさせ、残りの全ての出力ピンか
らは選択された特定の出力ピンの論理値とは異なる値の
論理出力を生じさせることが可能なピンスキャンイン型
の構成をもたせ、また回路実装基板上でＬＳＩ論理回路
の出力ピンを順次選択して上記したような論理出力を生
じさせ、各出力ピンに接続された配線上の信号レベルを
チェックすることにより、配線間の短絡あるいは断線の
有無を識別できるように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、計算機等における回路
実装基板内の配線の短絡や断線故障の試験を容易にする
ピンスキャンイン型ＬＳＩ論理回路と、回路実装基板の
試験方法に関する。
実装基板内の配線の短絡や断線故障の試験を容易にする
ピンスキャンイン型ＬＳＩ論理回路と、回路実装基板の
試験方法に関する。
【０００２】計算機システムが、今日のような大規模オ
ンラインシステムやＬＡＮに代表されるようなネットワ
ークシステムで発生した場合には、その社会的影響は極
めて大きい。計算機用実装基板の不良はこのようなダウ
ン発生の原因となりうる。したがって、計算機用実装基
板の不良は出荷以前に完全に検出される必要がある。本
発明は計算機用実装基板の不良を完全かつ容易に検出可
能とするＬＳＩ論理回路と試験方法を提供するものであ
る。
ンラインシステムやＬＡＮに代表されるようなネットワ
ークシステムで発生した場合には、その社会的影響は極
めて大きい。計算機用実装基板の不良はこのようなダウ
ン発生の原因となりうる。したがって、計算機用実装基
板の不良は出荷以前に完全に検出される必要がある。本
発明は計算機用実装基板の不良を完全かつ容易に検出可
能とするＬＳＩ論理回路と試験方法を提供するものであ
る。
【０００３】
【従来の技術】最近の多数のＬＳＩを搭載した高集積度
の計算機用実装基板では、配線パターンが著しく細密化
されていることにより、配線間の短絡や配線の断線など
の不良が発生しやすくなっている。
の計算機用実装基板では、配線パターンが著しく細密化
されていることにより、配線間の短絡や配線の断線など
の不良が発生しやすくなっている。
【０００４】従来、このような実装基板の配線試験は、
ＬＳＩの個個の出力ピンとそれに接続された他のＬＳＩ
の入力ピンなどのポイント間の配線接続のチェックや、
信号レベルのチェックのみを行うものであり、配線間の
短絡故障についてはチェックすることができなかった。
これはＬＳＩの各出力ピンの信号レベルがまちまちであ
り、配線間短絡により生じるレベルを特定して異常を判
定することが困難であることによる。次に図１３の具体
例を用いて説明する。図中、１は回路実装基板であり、
ＬＳＩＡないしＬＳＩＥが搭載されているＬＳＩ論理回
路、ｌ1 ないしｌ6 は配線を示す。
ＬＳＩの個個の出力ピンとそれに接続された他のＬＳＩ
の入力ピンなどのポイント間の配線接続のチェックや、
信号レベルのチェックのみを行うものであり、配線間の
短絡故障についてはチェックすることができなかった。
これはＬＳＩの各出力ピンの信号レベルがまちまちであ
り、配線間短絡により生じるレベルを特定して異常を判
定することが困難であることによる。次に図１３の具体
例を用いて説明する。図中、１は回路実装基板であり、
ＬＳＩＡないしＬＳＩＥが搭載されているＬＳＩ論理回
路、ｌ1 ないしｌ6 は配線を示す。
【０００５】たとえばｌ2 が断線している場合には、Ｌ
ＳＩＢのｌ2 への出力レベルとＬＳＩＥの入力レベルと
が不一致であることによって、あるいはＬＳＩＢの出力
レベルの変化にＬＳＩＥの入力レベルが追従しないこと
によって検出される。またｌ 4 とＶEEとの間の短絡はレ
ベルがＶEEの異常レベルであることによって検出でき
る。しかしｌ5 とｌ6 との間の短絡故障は、ＬＳＩＣの
ｌ5 出力レベルとＬＳＩＤのｌ6 出力レベルとがともに
“１”あるいは“０”である場合には検出することがで
きないので、ｌ5 とｌ6 に対するＬＳＩの論理出力を異
ならせなければならない。つまり、短絡状態は２つの配
線の異なるレベルが結合して中間のレベルになることに
よって識別される。従って配線数が多い場合には、短絡
をチェックする配線同士の組合わせも膨大になるため、
このような論理出力の制御は極めて困難なものとなる。
ＳＩＢのｌ2 への出力レベルとＬＳＩＥの入力レベルと
が不一致であることによって、あるいはＬＳＩＢの出力
レベルの変化にＬＳＩＥの入力レベルが追従しないこと
によって検出される。またｌ 4 とＶEEとの間の短絡はレ
ベルがＶEEの異常レベルであることによって検出でき
る。しかしｌ5 とｌ6 との間の短絡故障は、ＬＳＩＣの
ｌ5 出力レベルとＬＳＩＤのｌ6 出力レベルとがともに
“１”あるいは“０”である場合には検出することがで
きないので、ｌ5 とｌ6 に対するＬＳＩの論理出力を異
ならせなければならない。つまり、短絡状態は２つの配
線の異なるレベルが結合して中間のレベルになることに
よって識別される。従って配線数が多い場合には、短絡
をチェックする配線同士の組合わせも膨大になるため、
このような論理出力の制御は極めて困難なものとなる。
【０００６】
【発明が解決しようとする課題】本発明は、ＬＳＩ論理
回路を搭載した回路実装基板の配線試験において特に配
線間短絡の検出を容易にするための手段を提供すること
を目的としている。
回路を搭載した回路実装基板の配線試験において特に配
線間短絡の検出を容易にするための手段を提供すること
を目的としている。
【０００７】
【課題を解決するための手段】本発明は、回路実装基板
に搭載されるＬＳＩ論理回路について、特定の出力ピン
を選択して“１”あるいは“０”の論理出力を生じさ
せ、残りの全ての出力ピンからは選択された特定の出力
ピンの論理値とは異なる値の論理出力を生じさせること
が可能なピンスキャンイン型の構成をもたせ、また回路
実装基板上でＬＳＩ論理回路の出力ピンを順次選択して
上記したような論理出力を生じさせ、各出力ピンに接続
された配線上の信号レベルをチェックすることにより、
配線間の短絡あるいは断線の有無を識別できるようにす
るものである。
に搭載されるＬＳＩ論理回路について、特定の出力ピン
を選択して“１”あるいは“０”の論理出力を生じさ
せ、残りの全ての出力ピンからは選択された特定の出力
ピンの論理値とは異なる値の論理出力を生じさせること
が可能なピンスキャンイン型の構成をもたせ、また回路
実装基板上でＬＳＩ論理回路の出力ピンを順次選択して
上記したような論理出力を生じさせ、各出力ピンに接続
された配線上の信号レベルをチェックすることにより、
配線間の短絡あるいは断線の有無を識別できるようにす
るものである。
【０００８】図１は、本発明の原理説明図である。図１
において、１は、回路実装基板である。
において、１は、回路実装基板である。
【０００９】２は、ピンスキャンイン型のＬＳＩ論理回
路である。３は、本来の使用目的である論理機能をもつ
論理回路である。４は、出力バッファであり、論理回路
３の出力をバッファリングして出力レベルの安定化、信
号遅延時間の短縮、後段から前段への信号干渉の低減な
どの作用を行う。
路である。３は、本来の使用目的である論理機能をもつ
論理回路である。４は、出力バッファであり、論理回路
３の出力をバッファリングして出力レベルの安定化、信
号遅延時間の短縮、後段から前段への信号干渉の低減な
どの作用を行う。
【００１０】５は、ピンスキャンイン制御手段であり、
出力ピンを選択するアドレス信号のデコード結果と論理
回路３の出力とをピンスキャンイン制御信号の値によっ
て切替え選択し、出力バッファ４等を介して出力させ
る。
出力ピンを選択するアドレス信号のデコード結果と論理
回路３の出力とをピンスキャンイン制御信号の値によっ
て切替え選択し、出力バッファ４等を介して出力させ
る。
【００１１】６−１ないし６−ｎは、出力ピンである。
ただし６−１以外の出力ピンに対応する回路要素は省略
して示されている。７は、試験装置であり、試験対象の
回路実装基板１の各ＬＳＩ論理回路に対してアドレス信
号とピンスキャンインイネーブル信号を供給し、また出
力ピンあるいは入力ピンの信号レベルを読み出して（ピ
ンスキャンアウト機能が備えられているものとする）、
正常、異常を判定し、配線間短絡故障や断線故障を検出
する。
ただし６−１以外の出力ピンに対応する回路要素は省略
して示されている。７は、試験装置であり、試験対象の
回路実装基板１の各ＬＳＩ論理回路に対してアドレス信
号とピンスキャンインイネーブル信号を供給し、また出
力ピンあるいは入力ピンの信号レベルを読み出して（ピ
ンスキャンアウト機能が備えられているものとする）、
正常、異常を判定し、配線間短絡故障や断線故障を検出
する。
【００１２】
【作用】図２の論理回路の具体例を用いて、本発明の作
用を説明する。図２において、８，９，１０はＮＯＲゲ
ートであり、それぞれ図１の出力バッファ４に相当す
る。したがってそれぞれの前段には、図１のピンスキャ
ンイン制御手段５および論理回路３が存在しているが、
説明を簡単化するため省略して示してある。
用を説明する。図２において、８，９，１０はＮＯＲゲ
ートであり、それぞれ図１の出力バッファ４に相当す
る。したがってそれぞれの前段には、図１のピンスキャ
ンイン制御手段５および論理回路３が存在しているが、
説明を簡単化するため省略して示してある。
【００１３】各ＮＯＲゲート８，９，１０は、それぞれ
肯定出力線１１，１２，１３と否定出力線１４，１５，
１６とをそなえている。いまＮＯＲゲート８の出力線１
１，１４とＮＯＲゲート９，１０の各出力線１２，１
３，１５，１６との間の短絡故障を検出するものとす
る。
肯定出力線１１，１２，１３と否定出力線１４，１５，
１６とをそなえている。いまＮＯＲゲート８の出力線１
１，１４とＮＯＲゲート９，１０の各出力線１２，１
３，１５，１６との間の短絡故障を検出するものとす
る。
【００１４】まず図２の（ａ）に示すように、ＮＯＲゲ
ート８をアドレス選択して入力にＨレベルを設定し、Ｎ
ＯＲゲート９，１０は非選択として入力にＬレベルを設
定する。この結果、各出力線１１ないし１６には図示さ
れているようなＨ，Ｌのレベルが出力される。配線間の
短絡の有無は、Ｈレベルの線とＬレベルの線が交差して
いる箇所でのみ検出可能であるから、図中の○で印され
た４つの交点１７，１８，１９，２０において検出され
る。
ート８をアドレス選択して入力にＨレベルを設定し、Ｎ
ＯＲゲート９，１０は非選択として入力にＬレベルを設
定する。この結果、各出力線１１ないし１６には図示さ
れているようなＨ，Ｌのレベルが出力される。配線間の
短絡の有無は、Ｈレベルの線とＬレベルの線が交差して
いる箇所でのみ検出可能であるから、図中の○で印され
た４つの交点１７，１８，１９，２０において検出され
る。
【００１５】次に図２の（ｂ）に示すように、ＮＯＲゲ
ート９を選択してその入力にＨレベルを設定し、他のＮ
ＯＲゲートにはＬレベルを設定する。この結果、図示さ
れた１７，１９，２１，２２の各交点で短絡の有無の検
出が可能となる。ここで交点１７，１９は、図の（ａ）
と重複している。
ート９を選択してその入力にＨレベルを設定し、他のＮ
ＯＲゲートにはＬレベルを設定する。この結果、図示さ
れた１７，１９，２１，２２の各交点で短絡の有無の検
出が可能となる。ここで交点１７，１９は、図の（ａ）
と重複している。
【００１６】続いて図２の（ｃ）に示すように、ＮＯＲ
ゲート１０を選択してその入力にＨレベルを設定し、他
のＮＯＲゲートにはＬレベルを設定する。この結果、１
８，２０，２３，２４の各交点で短絡の有無の検出が可
能となる。ここで交点１８，２０は、図の（ａ）と重複
している。
ゲート１０を選択してその入力にＨレベルを設定し、他
のＮＯＲゲートにはＬレベルを設定する。この結果、１
８，２０，２３，２４の各交点で短絡の有無の検出が可
能となる。ここで交点１８，２０は、図の（ａ）と重複
している。
【００１７】以上のようにして、ゲートの選択を入れ替
えることにより、全ての交点での短絡の有無の検出が可
能となる。
えることにより、全ての交点での短絡の有無の検出が可
能となる。
【００１８】
【実施例】図３により、本発明によるピンスキャンイン
型ＬＳＩ論理回路の実施例の基本構成を説明する。
型ＬＳＩ論理回路の実施例の基本構成を説明する。
【００１９】図３の（ａ）は従来のＬＳＩ論理回路の例
であり、ＤＩ１，ＤＩ２，ＤＩ３の３入力のＮＯＲゲー
ト２５に出力バッファ２６が結合されているものであ
る。図３の（ｂ）は、（ａ）の論理回路を本発明による
ピンスキャンイン型ＬＳＩ論理回路に置換したものであ
る。図中、２７，２８，２９はピンスキャンイン制御手
段を構成するＮＯＲゲート、＋ＰＩＮ−ＳＣＡＮ−ＩＮ
−ＥＮＡＢＬＥはピンスキャンインイネーブル信号、−
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥは反転ピンスキ
ャンイネーブル信号、−ＡＤ１，−ＡＤ２は反転アドレ
ス信号を表わす。
であり、ＤＩ１，ＤＩ２，ＤＩ３の３入力のＮＯＲゲー
ト２５に出力バッファ２６が結合されているものであ
る。図３の（ｂ）は、（ａ）の論理回路を本発明による
ピンスキャンイン型ＬＳＩ論理回路に置換したものであ
る。図中、２７，２８，２９はピンスキャンイン制御手
段を構成するＮＯＲゲート、＋ＰＩＮ−ＳＣＡＮ−ＩＮ
−ＥＮＡＢＬＥはピンスキャンインイネーブル信号、−
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥは反転ピンスキ
ャンイネーブル信号、−ＡＤ１，−ＡＤ２は反転アドレ
ス信号を表わす。
【００２０】−ＡＤ１，−ＡＤ２はＮＯＲゲート２７で
一致を検出、すなわちデコードされ、ＮＯＲゲート２９
の一方の入力に加えられる。本来の論理機能を実現する
ＮＯＲゲート２５の出力はＮＯＲゲート２８の一方の入
力に加えられ、ＮＯＲゲート２８，２９の各出力はワイ
アードＯＲ接続されて出力バッファ２６に入力される。
＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥがＨ+ レベル
（後述）のときＮＯＲゲート２８が有効化され、ＮＯＲ
ゲート２５の出力が出力バッファ２６に送られ通常の動
作が行われる。他方、＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮ
ＡＢＬＥがＬレベルのときには、ＮＯＲゲート２９が有
効化され、ＮＯＲゲート２７のアドレスデコード出力が
出力バッファ２６に送られ、ピンスキャンイン動作が行
われる。
一致を検出、すなわちデコードされ、ＮＯＲゲート２９
の一方の入力に加えられる。本来の論理機能を実現する
ＮＯＲゲート２５の出力はＮＯＲゲート２８の一方の入
力に加えられ、ＮＯＲゲート２８，２９の各出力はワイ
アードＯＲ接続されて出力バッファ２６に入力される。
＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥがＨ+ レベル
（後述）のときＮＯＲゲート２８が有効化され、ＮＯＲ
ゲート２５の出力が出力バッファ２６に送られ通常の動
作が行われる。他方、＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮ
ＡＢＬＥがＬレベルのときには、ＮＯＲゲート２９が有
効化され、ＮＯＲゲート２７のアドレスデコード出力が
出力バッファ２６に送られ、ピンスキャンイン動作が行
われる。
【００２１】図４ないし図５に、本発明の実施例による
ピンスキャンイン型ＬＳＩ論理回路の実施例を示す。図
４は、ＮＯＲゲートタイプのものであり、は図３で説
明した１入力の出力バッファをもつ回路であり、は２
入力の出力バッファをもつ回路、は高速化のために前
段が信号振幅を１／２にした差動ゲート構造となってい
る回路の例を示している。図中の点線ブロック内が本来
の論理回路であり、ＳＩＧは入力論理信号を表わす。
ピンスキャンイン型ＬＳＩ論理回路の実施例を示す。図
４は、ＮＯＲゲートタイプのものであり、は図３で説
明した１入力の出力バッファをもつ回路であり、は２
入力の出力バッファをもつ回路、は高速化のために前
段が信号振幅を１／２にした差動ゲート構造となってい
る回路の例を示している。図中の点線ブロック内が本来
の論理回路であり、ＳＩＧは入力論理信号を表わす。
【００２２】同様にして、図５はＯＲゲートタイプのも
のであり、，，はそれぞれ図４の場合のものに対
応している。図６ないし図１１に、図４および図５に示
されている各論理回路をＥＣＬ（Emitter CoupledLogi
c) で実現した実施例回路の構成を示す。図６ないし図
８が図４の，，の回路に対応し、図９ないし図１
１は図５の，，の回路に対応する。
のであり、，，はそれぞれ図４の場合のものに対
応している。図６ないし図１１に、図４および図５に示
されている各論理回路をＥＣＬ（Emitter CoupledLogi
c) で実現した実施例回路の構成を示す。図６ないし図
８が図４の，，の回路に対応し、図９ないし図１
１は図５の，，の回路に対応する。
【００２３】図示されている各ＥＣＬの回路中では、＋
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥと−ＰＩＮ−Ｓ
ＣＡＮ−ＩＮ−ＥＮＡＢＬＥの２つの制御信号に、図１
２に示すような通常のＥＣＬレベルよりも高いＨレベル
（Ｈ+ で表わす）が用いられている。このＨ+ レベル
は、ＥＣＬ中で振幅低減のために２つのトランジスタの
コレクタ回路と電源との間に共通に挿入されているレベ
ルシフト抵抗を削除することによって生成される。ＥＣ
ＬにＨ+ レベルの信号が入力されると、そのＥＣＬの状
態はＨ+ のみによって優先的に決定され、同一ＥＣＬへ
の入力信号は動作に無関係となる。
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥと−ＰＩＮ−Ｓ
ＣＡＮ−ＩＮ−ＥＮＡＢＬＥの２つの制御信号に、図１
２に示すような通常のＥＣＬレベルよりも高いＨレベル
（Ｈ+ で表わす）が用いられている。このＨ+ レベル
は、ＥＣＬ中で振幅低減のために２つのトランジスタの
コレクタ回路と電源との間に共通に挿入されているレベ
ルシフト抵抗を削除することによって生成される。ＥＣ
ＬにＨ+ レベルの信号が入力されると、そのＥＣＬの状
態はＨ+ のみによって優先的に決定され、同一ＥＣＬへ
の入力信号は動作に無関係となる。
【００２４】図６のＮＯＲゲートタイプで１入力の出力
バッファをもつ実施例回路を例に説明する。図６におい
て、３０，３１はＥＣＬのＮＯＲゲート、３２，３３は
出力バッファである。また３４ないし４２はトランジス
タである。
バッファをもつ実施例回路を例に説明する。図６におい
て、３０，３１はＥＣＬのＮＯＲゲート、３２，３３は
出力バッファである。また３４ないし４２はトランジス
タである。
【００２５】＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥ
がＬレベルのとき−ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢ
ＬＥはＨ+ レベルであり、ＥＣＬ３０における入力ＤＩ
１，ＤＩ２，ＤＩ３のＮＯＲ論理は機能するが、ＥＣＬ
３１ではトランジスタ３９が固定的に導通するため、ト
ランジスタ４０，４１への入力−ＡＤ１，−ＡＤ２の作
用は無効化される。
がＬレベルのとき−ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢ
ＬＥはＨ+ レベルであり、ＥＣＬ３０における入力ＤＩ
１，ＤＩ２，ＤＩ３のＮＯＲ論理は機能するが、ＥＣＬ
３１ではトランジスタ３９が固定的に導通するため、ト
ランジスタ４０，４１への入力−ＡＤ１，−ＡＤ２の作
用は無効化される。
【００２６】そのため図中のバッファ３２のトランジス
タ４３を介して、ＤＩ１，ＤＩ２，ＤＩ３のＮＯＲ出力
が得られる。他方、＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡ
ＢＬＥがＨ+ レベルのときには、−ＰＩＮ−ＳＣＡＮ−
ＩＮ−ＥＮＡＢＬＥはＬレベルとなり、ＥＣＬ３０のト
ランジスタ３８が固定的に導通するため、ＥＣＬ３０の
ＮＯＲ機能は無効化される。そしてＥＣＬ３１のトラン
ジスタ３９は固定的に非導通となるため、アドレス入力
−ＡＤ１，−ＡＤ２のＮＯＲ論理のみが有効となって、
バッファ３２のトランジスタ４４からＮＯＲ出力が得ら
れる。図中の真理値表はこれらの論理動作の制御条件を
示している。なおＸは任意あるいは無効を表わす。
タ４３を介して、ＤＩ１，ＤＩ２，ＤＩ３のＮＯＲ出力
が得られる。他方、＋ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡ
ＢＬＥがＨ+ レベルのときには、−ＰＩＮ−ＳＣＡＮ−
ＩＮ−ＥＮＡＢＬＥはＬレベルとなり、ＥＣＬ３０のト
ランジスタ３８が固定的に導通するため、ＥＣＬ３０の
ＮＯＲ機能は無効化される。そしてＥＣＬ３１のトラン
ジスタ３９は固定的に非導通となるため、アドレス入力
−ＡＤ１，−ＡＤ２のＮＯＲ論理のみが有効となって、
バッファ３２のトランジスタ４４からＮＯＲ出力が得ら
れる。図中の真理値表はこれらの論理動作の制御条件を
示している。なおＸは任意あるいは無効を表わす。
【００２７】図７のＮＯＲゲートタイプ・２入力出力バ
ッファの実施例、図８のＮＯＲゲートタイプ・差動ゲー
トの実施例、図９のＯＲゲートタイプ・１入力出力バッ
ファの実施例、図１０のＯＲゲートタイプ・２入力出力
バッファの実施例、図１１のＯＲゲートタイプ・差動ゲ
ートの実施例、のそれぞれの場合も、各ＥＣＬにおける
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥの作用は同じで
あり、各論理動作の制御条件は真理値表に示されている
ようなものとなる。
ッファの実施例、図８のＮＯＲゲートタイプ・差動ゲー
トの実施例、図９のＯＲゲートタイプ・１入力出力バッ
ファの実施例、図１０のＯＲゲートタイプ・２入力出力
バッファの実施例、図１１のＯＲゲートタイプ・差動ゲ
ートの実施例、のそれぞれの場合も、各ＥＣＬにおける
ＰＩＮ−ＳＣＡＮ−ＩＮ−ＥＮＡＢＬＥの作用は同じで
あり、各論理動作の制御条件は真理値表に示されている
ようなものとなる。
【００２８】
【発明の効果】本発明によれば、ピンスキャンイン型の
ＬＳＩ論理回路を用いることにより、任意の１つの出力
ピンのレベルを他の全ての出力ピンのレベルと簡単に異
ならせることができ、多数の出力ピンに接続された配線
間の短絡の有無を系統的に容易に検出することができる
ため、計算機用実装基板の試験精度が向上し、信頼性が
著しく改善される。
ＬＳＩ論理回路を用いることにより、任意の１つの出力
ピンのレベルを他の全ての出力ピンのレベルと簡単に異
ならせることができ、多数の出力ピンに接続された配線
間の短絡の有無を系統的に容易に検出することができる
ため、計算機用実装基板の試験精度が向上し、信頼性が
著しく改善される。
【図１】本発明の原理説明図である。
【図２】本発明の作用説明図である。
【図３】本発明実施例回路の基本構成説明図である。
【図４】ＮＯＲゲートタイプの実施例の論理構成図であ
る。
る。
【図５】ＯＲゲートタイプの実施例の論理構成図であ
る。
る。
【図６】ＮＯＲゲートタイプ・１入力出力バッファの実
施例の回路図である。
施例の回路図である。
【図７】ＮＯＲゲートタイプ・２入力出力バッファの実
施例の回路図である。
施例の回路図である。
【図８】ＮＯＲゲートタイプ・差動ゲートの実施例の回
路図である。
路図である。
【図９】ＯＲゲートタイプ・１入力出力バッファの実施
例の回路図である。
例の回路図である。
【図１０】ＯＲゲートタイプ・２入力出力バッファの実
施例の回路図である。
施例の回路図である。
【図１１】ＯＲゲートタイプ・差動ゲートの実施例の回
路図である。
路図である。
【図１２】実施例論理回路の信号レベル図である。
【図１３】従来の回路実装基板の試験方法の説明図であ
る。
る。
１：回路実装基板 ２：ＬＳＩ論理回路 ３：論理回路 ４：出力バッファ ５：ピンスキャンイン制御手段 ６−１〜６−ｎ：出力ピン ７：試験装置
Claims (3)
- 【請求項１】 論理値を出力する複数の入力ピンおよび
出力ピンを有し、任意の１つの出力ピンを選択して論理
値１と論理値０のいずれか一方のレベルに強制的に付勢
し、残りの全ての出力ピンを前記論理値の他方のレベル
に強制的に付勢するピンスキャンイン制御手段を備えて
いることを特徴とするピンスキャンイン型ＬＳＩ論理回
路。 - 【請求項２】 請求項１において、ピンスキャンイン型
ＬＳＩ論理回路はＥＣＬで実現され、所定の論理機能を
もつ論理回路と出力バッファとを含み、ピンスキャンイ
ン制御手段はピンスキャンインイネーブル信号とアドレ
ス信号を入力とし、ピンスキャンインイネーブル信号の
値により上記所定の論理機能をもつ論理回路の出力を有
効または無効にすると同時に特定のアドレス信号の値の
検出を無効または有効にし、その結果の値を出力バッフ
ァ等から出力ピンに出力させるよう制御することを特徴
とするピンスキャンイン型ＬＳＩ論理回路。 - 【請求項３】 論理値を入出力する複数の入力ピンおよ
び出力ピンを有し、任意の１つの出力ピンを選択して論
理値０と論理値１のいずれか一方のレベルに強制的に付
勢し、残りの全ての出力ピンを前記論理値の他方のレベ
ルに強制的に付勢するピンスキャンイン制御手段を備え
たピンスキャンイン型ＬＳＩ論理回路を搭載した回路実
装基板において、上記ピンスキャンイン型ＬＳＩ論理回
路の出力ピンを順次１つずつ選択して一方の論理値のレ
ベルに付勢するとともに残りの出力ピンを他方の論理値
のレベルに付勢し、その際、各出力ピンに接続された配
線のレベルを調べて、配線間の短絡および配線の断線の
有無を判定することを特徴とする回路実装基板試験方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257646A JPH0599980A (ja) | 1991-10-04 | 1991-10-04 | ピンスキヤンイン型ｌｓｉ論理回路および回路実装基板試験方法 |
| US08/070,412 US5612962A (en) | 1991-10-04 | 1992-10-05 | Pin-scan-in type LSI logic circuit, pin-scan-in system driving circuit, and method of testing circuit-mounting substrates |
| EP92921006A EP0560996A4 (en) | 1991-10-04 | 1992-10-05 | Pin scan-in type lsi logic circuit, pin scan-in system driving circuit, and circuit mounting board test method |
| PCT/JP1992/001289 WO1993007502A1 (en) | 1991-10-04 | 1992-10-05 | Pin scan-in type lsi logic circuit, pin scan-in system driving circuit, and circuit mounting board test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257646A JPH0599980A (ja) | 1991-10-04 | 1991-10-04 | ピンスキヤンイン型ｌｓｉ論理回路および回路実装基板試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0599980A true JPH0599980A (ja) | 1993-04-23 |
Family
ID=17309139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257646A Pending JPH0599980A (ja) | 1991-10-04 | 1991-10-04 | ピンスキヤンイン型ｌｓｉ論理回路および回路実装基板試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0599980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555170B1 (ko) * | 1999-02-02 | 2006-03-03 | 후지쯔 가부시끼가이샤 | 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치 |
-
1991
- 1991-10-04 JP JP3257646A patent/JPH0599980A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555170B1 (ko) * | 1999-02-02 | 2006-03-03 | 후지쯔 가부시끼가이샤 | 전자 장치의 테스트 방법, 전자 장치, 및 반도체 장치 |
| US7028235B1 (en) | 1999-02-02 | 2006-04-11 | Fujitsu Limited | Test method and test circuit for electronic device |
| US7251766B2 (en) | 1999-02-02 | 2007-07-31 | Fujitsu Limited | Test method and test circuit for electronic device |
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