JPH11306157A - テストモード付情報処理装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間の短縮、テスト結果が不良の際の
不良部分の特定の容易さ、ノイズの影響の排除、テスト
装置の命令波形を生成する機能の省略を得ること。 【解決手段】 入力テスト時、テスト装置からポートテ
ストポートを通してハイレベルのポートテスト信号がア
ンド回路２１に入力され、この回路を導通すると共に、
インバータで反転された信号がＡＮＤ回路２０に入り、
この回路を遮断する。その後、テスト装置１から入力テ
スト電圧が被測定ポートに入力されると、この入力テス
ト電圧がＡＮＤ回路２１を通ってモニターポートに入力
され、モニタポートは前記入力電圧を入力結果電圧とし
てテスト装置１に出力する。テスト装置１は入力テスト
電圧と入力結果電圧を比較してポートの良否を判定す
る。上記動作にてＣＰＵが介在しないため、テスト時間
が短縮、不良部分の特定の容易、ノイズの影響の排除、
テスト装置の命令波形を生成する機能の省略が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ及び入力専
用、出力専用或いは入出力兼用のポートを内蔵し、外部
のテスト装置によってこれらのポートなどのチェックを
行なうマイクロコンピュータ等のテストモード付情報処
理装置及びそのテスト方法に関する。

【０００２】

【従来の技術】まず、マイクロコンピュータなどにおけ
る従来のポートテスト方法は、マイクロコンピュータに
おける入力専用ポートまたは入出力兼用ポート（以降入
出力ポートと称する）の入力テスト方法と、マイクロコ
ンピュータにおける出力専用ポートまたは入出力ポート
の出力テスト方法の２項目があり、以降、各項目のテス
ト方法について説明する。

【０００３】図５はマイクロコンピュータ（テストモー
ド付情報処理装置）における入力専用ポートまたは入出
力ポートの従来からの入力テスト方法を説明するための
従来構成例を示したブロック図である。テスト装置１は
マイクロコンピュータ２の被測定ポート４に入力テスト
電圧１０１を入力する。テスト装置１はマイクロコンピ
ュータ２の基本クロック入力ポート（以降ＸＩＮと呼
ぶ）７に基本クロック６０を入力し、被測定ポート（入
力ポート又は入出力ポート）４から信号入力する動作を
マイクロコンピュータ２に実行させるための命令波形５
０を命令入力ポート６に入力する。

【０００４】入力された基本クロック６０はＸＩＮ７か
ら内部クロック制御ブロック１０により、各ブロック及
びＣＰＵ用の内部クロックに変換されてから各ブロック
及びＣＰＵ３に出力される。命令入力ポート６から入力
された入力命令波形５０は命令入力制御ブロック９によ
り入力命令データ及び実行アドレスに変換されてからそ
れぞれデータバス１１、アドレスバス１２を介してＣＰ
Ｕ３に入力される。

【０００５】ＣＰＵ３に入力された入力命令データ及び
実行アドレスにより、ＣＰＵ３は被測定ポート４から信
号を入力する命令を実行する。これにより、テスト装置
１から被測定ポート４ヘ入力される入力テスト電圧１０
１が、被測定ポ一卜４のハイレベルしきい電圧（以降Ｖ
ＩＨと称する）より大きければ、論理ハイレベル電圧
（以降“Ｈ”と称する）が、前記入力テスト電圧１０１
が被測定ポート４のローレベルしきい電圧（以降ＶＩＬ
と称する）より小さければ、論理ローレベル電圧（以降
“Ｌ”と称する）がポート制御ブロック８、データバス
１１を介してＣＰＵ３にラッチされる。

【０００６】テスト装置１はマイクロコンピュータ２の
命令入力ポート６に、ＣＰＵ３がラッチした論理レベル
電圧を被測定ポ一卜４以外の出力専用または入出力ポー
ト（以降モニタポートと称する）５に出力する命令波形
を入力する。これにより、命令入力ポート６→命令入力
制御ブロック９→データバス１１またはアドレスバス１
２を介してＣＰＵ３に出力命令データ及び実行アドレス
が入力され、ＣＰＵ３によってモニタポート５への出力
命令が実行され、その結果、上記したＣＰＵ３がラッチ
した論理レベル電圧がモニタポート５に出力される。

【０００７】モニタポート５は入力された電圧がポート
のＶＩＨよりも大きい場合は“Ｈ”をＶＩＬよりも小さ
い場合は“Ｌ”を入力結果電圧２００としてテスト装置
１に出力する。テスト装置１は得られた入力結果電圧２
００をテスト期待レベルと比較し、両者が一致すれば、
入力テスト結果良と判定し、両者が不一致の場合は例え
ば被測定ポート４が不良であることを示す結果不良と判
定する。

【０００８】図６はマイクロコンピュータ（テストモー
ド付情報処理装置）における出力専用ポート又は入出力
ポートの出力テスト方法を説明するための従来構成例を
示したブロック図である。テスト装置１はマイクロコン
ピュータ２のＸＩＮ７に基本クロック６０を入力し、Ｃ
ＰＵ３が被測定ポート（出力ポート又は入出力ポート）
４へ“Ｈ”または“Ｌ”のいずれかの出力を行うための
命令波形を命令入力ポート６に入力する。

【０００９】ＸＩＮ７から入力された基本クロックは内
部クロック制御ブロック１０により各ブロック及びＣＰ
Ｕ用の内部クロックに変換されてから、各ブロック及び
ＣＰＵ３に出力され、命令入力ポート６から入力された
出力命令波形は命令入力制御ブロック９により出力命令
データ及び実行アドレスに変換されてから、それぞれデ
ータバス１１、アドレスバス１２を介してＣＰＵ３に入
力される。

【００１０】ＣＰＵ３に入力された出力命令データ及び
実行アドレスにより、ＣＰＵ３は被測定ポート４ヘ出力
を行う命令を実行するため、命令波形５０で指定された
レベルの出力電圧（出力結果電圧）が被測定ポート４に
出力される。被測定ポート４は入力された電圧がポート
内のＶＩＨより大きければ“Ｈ”の信号を、ＶＩＬより
小さければ“Ｌ”の信号を出力結果電圧２０１としてテ
スト装置１に出力する。テスト装置１は得られた出力結
果電圧をテスト期待レベルと比較し、両者が一致すれ
ば、出力テスト結果良と判定し、両者が不一致の場合は
例えば被測定ポート４が不良であることを示す結果不良
と判定する。

【００１１】尚、上記方法は出力専用または入出力ポー
トのハイレベル出力電流（以降ＩＯＨと称する）やロー
レべル出力電流（以降ＩＯＬと称する）を測定する際の
ポートのセットアップにも使用される。

【００１２】

【発明が解決しようとする課題】上記した従来のマイク
ロコンピュータ２の入力専用ポート又は入出力ポートの
入力テストにおける問題点は下記のとおりである。１）
被測定ポート４から入力を実行する際にＣＰＵ３が動作
しているため、ＣＰＵ３が発生するノイズの影響を受
け、その分テスト結果の信頼性が悪化する。２）入力テ
スト結果が不良の場合、被測定ポート４から入力テスト
電圧１０１の入力を実行してモニタポート５ヘ入力結果
電圧２００を出力する際にＣＰＵ３を介するため、被測
定ポート４又はモニタポート５の不良か、ＣＰＵ３の不
良かの判断が難しく、不良部分の特定が困難である。
３）ポート入力テストの際にＣＰＵ３が命令を実行する
のに時間がかかり、テスト時間が長くなる。４）テスト
装置１は入力テストを行うためにＣＰＵ３に命令を実行
させる必要があるため、ＣＰＵ３に被測定ポート４から
ＣＰＵ３への入力やＣＰＵ３からモニタポート５への出
力を行うための命令を実行させる命令波形５０を生成す
る機能をもつ必要があり、構成が複雑で高価になる。
５）入力テストを行う際、ＣＰＵ３に命令を実行させる
ための命令波形５０を命令入力ポート６から入力するた
め、命令入力ポート６のテストができなかった。

【００１３】又、上記した従来のマイクロコンピュータ
２の出力専用ポートまたは入出力ポートの出力テストに
おける問題点は下記のとおりである。１）ポート出力テ
スト結果が不良の場合、“Ｈ”または“Ｌ”のいずれか
を被測定ポート４ヘ出力する際に、ＣＰＵ３を介するた
め、被測定ポート４の不良か、ＣＰＵ３の不良かを判断
し難く、不良部分の特定が困難である。また、ＣＰＵ３
の不良の場合、被測定ポート４への出力が不可能なた
め、被測定ポート４のＩＯＨ、ＩＯＬの測定が不可能と
なる。２）出力テストの際にＣＰＵ３が命令を実行する
のに時間がかかり、テスト時間が長くなる。３）出力テ
ストを行うために、ＣＰＵ３に命令を実行させる必要が
あるため、ＣＰＵ３から被測定ポート４への出力を行う
ための命令をＣＰＵ３に実行させる命令波形を生成する
機能をもったテスト装置１が必要で、テスト装置１の構
成が複雑で高価になる。

【００１４】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、テスト時間が短
縮でき、ポートテスト結果が不良の場合でも不良部分の
特定を容易にでき、しかも、ＣＰＵによるノイズの影響
を排除することができ、更にテスト装置の命令波形を生
成する機能を不要にすることができるテストモード付情
報処理装置及びそのテスト方法を提供することである。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、少なくとも、外部からの信号
を内部に入力する入力ポートと、入力された命令によっ
て所定の処理を行うＣＰＵとを有し、且つ、外部からの
テスト装置によって内部動作をチェックするテストモー
ドを備えたテストモード付情報処理装置において、前記
情報処理装置の内部から入力される信号を入力結果電圧
として前記テスト装置へ出力するモニタポートと、前記
テスト装置から前記情報処理装置をテストモードにする
ポートテスト信号を入力するテストポートと、このテス
トポートから前記ポートテスト信号が入力されると、前
記入力ポートの出力側と前記モニタポートの入力側とを
接続する信号経路を形成するスイッチ手段とを備え、前
記テスト装置から前記ポートテスト信号が前記テストポ
ートへ入力されることによって前記スイッチ手段により
前記信号経路が形成されると、前記テスト装置から前記
入力ポートを通して入力されるテスト信号を前記信号経
路を通して前記モニタポートへ入力することにある。

【００１６】この第１の発明によれば、入力テスト時、
テスト装置からポートテスト信号がテストポートを通し
て入力されると、入力ポートの出力側とモニタポートの
入力側とが信号経路により接続される。その後、テスト
装置からテスト信号が入力ポートに入力されると、入力
ポートは入力されたテスト信号のレベルに対応した論理
信号を信号経路を通してモニタポートへ出力する。モニ
タポートは入力された論理信号のレベルに対応した入力
結果電圧をテスト装置に出力する。テスト装置はテスト
信号と入力結果電圧を比較し、両者が一致した場合はテ
スト良と判定し、不一致の場合はテスト不良と判定す
る。従って、ＣＰＵは入力テスト動作に関与しないで、
上記入力テストが行われる。

【００１７】第２の発明の特徴は、少なくとも、命令信
号を入力する命令入力ポートと、この命令入力ポートか
ら入力された命令によって所定の処理を行うＣＰＵとを
有し、且つ、外部からのテスト装置によって内部動作を
チェックするテストモードを備えたテストモード付情報
処理装置において、前記情報処理装置の内部から入力さ
れる信号を入力結果電圧として前記テスト装置へ出力す
るモニタポートと、前記テスト装置から前記情報処理装
置をテストモードにするポートテスト信号を入力するテ
ストポートと、このテストポートから前記ポートテスト
信号が入力されると、前記命令入力ポートの出力側と前
記モニタポートの入力側とを接続する信号経路を形成す
るスイッチ手段とを備え、前記テスト装置から前記ポー
トテスト信号が前記テストポートへ入力されることによ
って前記スイッチ手段により前記信号経路が形成される
と、前記テスト装置から前記命令入力ポートを通して入
力されるテスト信号を前記信号経路を通して前記モニタ
ポートへ入力することにある。

【００１８】この第２の発明によれば、入力テスト時、
テスト装置からポートテスト信号がテストポートを通し
て入力されると、命令入力ポートの出力側とモニタポー
トの入力側とが信号経路により接続される。その後、テ
スト装置からテスト信号が命令入力ポートに入力される
と、命令入力ポートは入力されたテスト信号のレベルに
対応した論理信号を信号経路を通してモニタポートへ出
力する。モニタポートは入力された論理信号のレベルに
対応した入力結果電圧をテスト装置に出力する。テスト
装置はテスト信号と入力結果電圧を比較し、両者の一
致、不一致より、例えば命令入力ポートの良否を判定す
る。ＣＰＵは入力テスト動作に関与しないため、ＣＰＵ
に命令信号を入力するための命令入力ポートをテストし
ても、正常にテストが行なわれる。

【００１９】第３の発明の特徴は、少なくとも、内部の
信号を外部に出力する出力ポートと、入力された命令に
よって所定の処理を行うＣＰＵとを有し、且つ、外部か
らのテスト装置によって内部動作をチェックするテスト
モードを備えたテストモード付情報処理装置において、
前記テスト装置からのテスト信号を内部に入力する入力
ポートと、前記テスト装置から前記情報処理装置をテス
トモードにするポートテスト信号を入力するテストポー
トと、このテストポートから前記ポートテスト信号が入
力されると、前記入力ポートの出力側と前記出力ポート
の入力側とを接続する信号経路を形成するスイッチ手段
とを備え、前記テスト装置から前記ポートテスト信号が
前記テストポートへ入力されることによって前記スイッ
チ手段により前記信号経路が形成されると、前記入力ポ
ートから入力されるテスト装置からのテスト信号を前記
信号経路を通して前記出力ポートへ入力し、前記出力ポ
ートはこの入力信号に対応する信号を出力結果電圧とし
て前記テスト装置へ出力することにある。

【００２０】この第３の発明によれば、出力テスト時、
テスト装置からテストポートを通してポートテスト信号
が入力されると、入力ポートの出力側と出力ポートの入
力側とが信号経路により接続される。その後、テスト装
置からテスト信号が入力ポートに入力されると、入力ポ
ートは入力されたテスト信号のレベルに対応した論理信
号を信号経路を通して出力ポートへ出力する。出力ポー
トは入力された論理信号のレベルに対応した出力結果電
圧をテスト装置に出力する。テスト装置はテスト信号と
入力結果電圧を比較し、両者の一致、不一致より、例え
ば出力ポートの良否を判定する。従って、ＣＰＵは入力
テスト動作に関与しないで、上記出力テストが行われ
る。

【００２１】第４の発明の特徴は、前記テスト装置から
のテスト信号を入力する入力ポートは、テスト信号のみ
を入力する専用の入力ポートである。この入力ポートと
全ての出力ポートを接続して、入力ポートから入力した
テスト信号を信号経路を通して全ての出力ポートへ入力
し、全ての出力ポートから一度に出力結果電圧をテスト
装置に出力して、一度で、全ての出力ポートの良否を判
定する。

【００２２】第５の発明の特徴は、少なくとも、外部か
らの信号を内部に入力する入力ポートと、内部の信号を
外部に出力する出力ポートと、入力された命令によって
所定の処理を行うＣＰＵとを有し、且つ、外部からのテ
スト装置によって内部動作をチェックするテストモード
を備えたテストモード付情報処理装置のテスト方法にお
いて、テストモード時、前記テスト装置からのテスト信
号を入力する入力ポートの出力側と前記テスト装置へテ
スト結果信号を出力する出力ポートの入力側とを接続す
る経路を形成する過程を含むことにある。

【００２３】この第５の発明によれば、テストモード
時、前記テスト装置からのテスト信号を入力する入力ポ
ートの出力側と前記テスト装置へテスト結果信号を出力
する出力ポートの入力側とが接続され、前記テスト装置
は入力ポート及び出力ポートを通って来た信号とテスト
信号とを比較し、両者の一致、不一致より、入力ポート
又は出力ポートの良否を判定し、テスト動作はＣＰＵの
関与なしで行われる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は本発明のテストモード付情
報処理装置の第１の実施の形態を示した構成図である。
但し、テストモード付き情報処理装置をマイクロコンピ
ュータとしている。マイクロコンピュータ２は、テスト
装置１が出力するポートテスト信号１００、入力テスト
電圧１０１を入力し、入力結果電圧２００をテスト装置
１に出力して、入力テストを行う構成である。

【００２５】マイクロコンピュータ２は入力テスト電圧
１０１を入力する入力専用ポート又は入出力ポートであ
る被測定ポート４、ポートテスト信号１００を入力する
ポートテストポート１８、このポートテストポート１８
により入力されたポートテスト信号のレベルを反転する
インバータ１９、インバータ１９による反転信号と被測
定ポート４より入力された入力電圧の論理積をとるＡＮ
Ｄ回路２０、ポートテストポート１８により入力された
ポートテスト信号と被測定ポート４より入力された入力
電圧との論理積をとるＡＮＤ回路２１、ＡＮＤ回路２１
の出力電圧を入力結果電圧（テスト結果信号）２００と
してテスト装置１に出力するモニタポート５を有し、こ
れら部品は入力テスト時に使用される。また、マイクロ
コンピュータ２は命令入力ポート６、基本クロック入力
ポート７、ポート制御ブロック８、命令入力制御ブロッ
ク９、内部クロック制御ブロック１０及びＣＰＵ３を有
している。

【００２６】次に本実施の形態の入力テストの動作につ
いて説明する。入力テストは被測定ポート４、ポートテ
ストポート１８、モニターポート５、インバータ１９、
ＡＮＤ回路２０、２１により構成される回路によって行
われる。ここで、この回路における信号の流れについて
説明しておく。ポートテストポート１８に入力されたポ
ートテスト信号１００は、ａ、ｂの２つのノ一ドに分か
れ、ノ一ドａはＡＮＤ回路２１に、ノ一ドｂはインバー
タ１９にそれぞれ入力される。ノードｂはインバータ１
９で反転され、ノ一ドｃを介してＡＮＤ回路２０に入力
される。被測定ポート４に入力された入力電圧は、ｄ、
ｅ２つのノ一ドに分かれ、ノ一ドｄはＡＮＤ回路２１
に、ノ一ドｅはＡＮＤ２０にそれぞれ入力される。ＡＮ
Ｄ回路２１の出力がノ一ドｆを介してモニタポート５
に、ＡＮＤ２０の出力がノ一ドｇを介してポート制御ブ
ロック８にそれぞれ入力される。

【００２７】テスト装置１はマイクロコンピュータ２の
ポートテストポート１８にポートテストモード信号１０
０として“Ｈ”を入力した後、被測定ポート４に入力テ
スト電圧１０１を入力する。ポートテストポート１８は
入力電圧がポート内のＶＩＨより高いため、“Ｈ”をＡ
ＮＤ回路２１に出力して、このＡＮＤ回路２１を導通さ
せ、それと共に前記“Ｈ”をインバータ１９でローレベ
ルにしてＡＮＤ回路２０に出力し、このＡＮＤ回路２０
を遮断する。

【００２８】一方、テスト装置１から被測定ポート４ヘ
入力される入力テスト電圧１０１が、被測定ポート４の
ＶＩＨより大きければ“Ｈ”の信号が、被測定ポート４
のＶＩＬより小さければ“Ｌ”の信号が被測定ポート４
からＡＮＤ回路２０とＡＮＤ回路２１に入力される。こ
のため、被測定ポート４から出力された信号はＡＮＤ回
路２１を通ってモニタポート５へ出力される。モニタポ
ート５はＡＮＤ回路２１から入力された信号レベルがポ
ートのＶＩＨよりも大きい場合は“Ｈ”を、ＶＩＬより
も小さい場合は“Ｌ”を入力結果電圧２００としてテス
ト装置１に出力する。テスト装置１は得られた入力結果
電圧２００をテスト期待レベルと比較して、入力テスト
の良、不良を判定する。

【００２９】なお、通常動作時、ポートテストポート１
８の出力はローレベルになっているため、ＡＮＤ回路２
１が遮断し、ＡＮＤ回路２０が導通している。これによ
り、被測定ポート４から入力された入力信号はＡＮＤ回
路２０、ポート制御ブロック８、データバス１１を通っ
て、ＣＰＵ３に捕捉される。

【００３０】本実施の形態によれば、入力テスト電圧１
０１を被測定ポート４から入力し、ＣＰＵ３を介さず
に、モニタポート５から前記入力テスト電圧１０１に対
応する入力結果電圧２００をテスト装置１に出力する構
成のため、ＣＰＵ３が動作しなくてよく、ＣＰＵ３が発
生するノイズの影響を入力信号などが受けずに入力テス
トを行うことができ、前記ノイズによる入力テストの誤
判定を無くして、入力テストの信頼性を向上させること
ができる。

【００３１】また、ポート入力テスト結果が不良と判定
された場合も、被測定ポート４から入力された入力テス
ト電圧１０１をモニタポート５ヘ出力する際に、ＣＰＵ
３を介さないため、不良部分からＣＰＵ３を除外でき、
不良部分が被測定ポート４か、或いはモニタポート５に
絞られ、不良部分の特定を容易に行うことができる。

【００３２】更に、入力テストの際にＣＰＵ３を動作さ
せないため、ＣＰＵ３が命令を実行する時間を必要とせ
ず、その分、テスト時間が短縮化される。

【００３３】また、上記入力テストを行うためにＣＰＵ
３に命令を実行させる必要がないため、テスト装置１の
命令波形を生成する機能が不要となり、テスト装置１の
構成を簡略化して、安価にすることができる。

【００３４】尚、図１では被測定ポート４は説明の便宜
上、１個のみ記載してあるが、実際は複数あるのが通常
で、入力テスト時、それぞれが上記したＡＮＤ回路によ
りモニタポート５に接続されるようになっていて、同様
の動作によりテストが行なわれる。

【００３５】図２は本発明のテストモード付情報処理装
置の第２の実施の形態を示した構成図である。但し、図
１に示した第１の実施の形態に対応する部分は同一符号
を用いて示し、適宜説明を省略する。本例はテスト装置
１からの入力テスト電圧１０１が命令入力ポート６に入
力されるようになっていて、この命令入力ポート６から
入力された入力電圧がＡＮＤ回路２０とＡＮＤ回路２１
に入力されるようになっている点が、図１に示した第１
の実施の形態と異なっており、他の構成は同様で、入力
テストを行う構成である。

【００３６】次に本実施の形態の動作について説明す
る。テスト装置１はマイクロコンピュータ２のポートテ
ストポート１８にポートテスト信号１００として“Ｈ”
を入力した後、命令入力ポート６に入力テスト電圧１０
１を入力する。ポートテストポート１８は入力電圧がポ
ート内のＶＩＨより高いため、“Ｈ”をＡＮＤ回路２１
に入力して、このＡＮＤ回路２１を導通させ、それと共
に前記“Ｈ”をインバータ１９でローレベルにしてＡＮ
Ｄ回路２０に入力し、このＡＮＤ回路２０を遮断する。

【００３７】一方、テスト装置１から命令入力ポート６
ヘ入力される入力テスト電圧１０１が、命令入力ポート
６のＶＩＨより大きければ“Ｈ”の信号が、命令入力ポ
ート６のＶＩＬより小さければ“Ｌ”の信号が命令入力
ポート６からＡＮＤ回路２０とＡＮＤ回路２１に入力さ
れる。このため、命令入力ポート６から出力された信号
はＡＮＤ回路２１を通ってモニタポート５へ出力され
る。モニタポート５はＡＮＤ回路２１から入力された信
号レベルがポートのＶＩＨよりも大きい場合は“Ｈ”を
ＶＩＬよりも小さい場合は“Ｌ”を、入力結果電圧２０
０としてテスト装置１に出力する。テスト装置１は得ら
れた入力結果電圧２００をテスト期待レベルと比較し
て、入力テストの良、不良を判定する。

【００３８】尚、通常動作時、ポートテストポート１８
の出力はローレベルになっているため、ＡＮＤ回路２１
が遮断し、ＡＮＤ回路２０が導通している。これによ
り、命令入力ポート６から入力された命令信号はＡＮＤ
回路２０、命令入力制御ブロック９、データバス１１を
通って、ＣＰＵ３に捕捉される。

【００３９】本実施の形態によれば、入力テストを行う
際、ＣＰＵ３を動作させないので、これに命令を実行さ
せるために命令入力ポ一卜６から命令波形を入力する必
要がないことにより、テスト装置１から命令入力ポート
６へ入力テスト電圧１０１を入力して、命令入力ポ一卜
６の入力テストを行うことができる。他の効果は第１の
実施の形態と同様である。

【００４０】図３は本発明のテストモード付情報処理装
置の第３の実施の形態を示した構成図である。但し、図
１に示した第１の実施の形態に対応する部分は同一符号
を用いて示し、適宜説明を省略する。本例では、テスト
装置１からの入力テスト電圧１０１がマイクロコンピュ
ータ２の入力専用ポートまたは入出力ポート（以降、出
力設定ポートと称する）２４に入力されるようになって
いる。出力設定ポート２４から入力されたテスト信号は
ｄ、ｅのノードに分かれてＡＮＤ回路２１とＡＮＤ回路
２０に入力される。ＡＮＤ回路２１の出力信号はノード
ｆを介して被測定ポート（出力専用ポート又は入出力ポ
ート）４に入力され、被測定ポート４から出力結果電圧
（テスト結果信号）２０１がテスト装置１に出力され
る。以上が第１の実施の形態と異なる点で、出力テスト
を行う構成となっているが、他の構成は第１の実施の形
態と同様である。

【００４１】次に本実施の形態の動作について説明す
る。テスト装置１はマイクロコンピュータ２のポートテ
ストポート１８にポートテストモード信号１００として
“Ｈ”を入力した後、出力設定ポート２４に入力テスト
電圧１０１を入力する。ポートテストポート１８は入力
電圧がポート内のＶＩＨより高いため、“Ｈ”をＡＮＤ
回路２１に入力して、このＡＮＤ回路２１を導通させ、
それと共に前記“Ｈ”をインバータ１９でローレベルに
してＡＮＤ回路２０に入力し、このＡＮＤ回路２０を遮
断する。

【００４２】一方、テスト装置１から出力設定ポート２
４ヘ入力される入力テスト電圧１０１が、出力設定ポー
ト２４のＶＩＨより大きければ“Ｈ”の信号が、出力設
定ポート２４のＶＩＬより小さければ“Ｌ”の信号が出
力設定ポート２４からＡＮＤ回路２０とＡＮＤ回路２１
に入力される。このため、出力設定ポート２４から出力
された信号はＡＮＤ回路２１を通って被測定ポート４へ
出力される。被測定ポート４はＡＮＤ回路２１から入力
された電圧がポート内のＶＩＨより大きければ“Ｈ”の
信号を、ＶＩＬより小さければ“Ｌ”の信号を出力結果
電圧２０１としてテスト装置１に出力する。テスト装置
１は得られた出力結果電圧２０１をテスト期待レベルと
比較して、出力テストの良、不良を判定する。

【００４３】なお、通常動作時、ポートテストポート１
８の出力はローレベルになっているため、ＡＮＤ回路２
１が遮断し、ＡＮＤ回路２０が導通している。これによ
り、出力設定ポート２４から入力された入力信号はＡＮ
Ｄ回路２０、ポート制御ブロック８、データバス１１を
通って、ＣＰＵ３に捕捉される。

【００４４】又、テスト装置１からの入力テスト電圧１
０１をハイレベルにすれば、上記した動作により被測定
ポート４が論理ハイレベルの信号を出力する状態にセッ
トアップでき、又、入力テスト電圧１０１をローレベル
とすれば、被測定ポート４から論理ローレベルの信号が
出力されるようにセットアップでき、それぞれのセット
アップ時の論理ハイレベル又は論理ローレベルの出力電
流を測定して、被測定ポート４の良否を判定することが
できる。

【００４５】本実施の形態によれば、出力テストも、Ｃ
ＰＵ３を介さずに行うため、出力テスト結果が不良の場
合、少なくともＣＰＵ３の不良という場合を除去でき、
不良部分の特定を容易とすることができる。また、ＣＰ
Ｕ３が不良の場合でも被測定ポート４への出力が可能な
ため、被測定ポ一ト４のＩＯＨ、ＩＯＬの測定を行うこ
とができる。更に、出力テストの際にＣＰＵ３を動作さ
せないため、ＣＰＵ３が命令を実行する時間を必要とせ
ず、テスト時間を短縮化することができる。出力テスト
を行うためにＣＰＵ３に命令を実行させる必要がないた
め、テスト装置の命令波形を生成する機能が不要とな
り、テスト装置１の簡略化を行うことができる。

【００４６】更に、上記した被測定ポート４のＩＯＨ、
ＩＯＬの測定の際のポートセットアップをＣＰＵ３を介
さずに入力テスト電圧１０１のレベルを変えるだけで簡
単に行うことができる。

【００４７】尚、図３では被測定ポート４は説明の便宜
上、１個のみ記載してあるが、実際は複数あるのが通常
で、出力テスト時、それぞれが上記したインバータとＡ
ＮＤ回路により出力設定ポート２４と接続されるように
なっていて、同様の動作によりテストが行なわれる。

【００４８】図４は本発明のテストモード付情報処理装
置の第４の実施の形態を示した構成図である。但し、図
３に示した第３の実施の形態に対応する部分は同一符号
を用いて示し、適宜説明を省略する。本例は専用の出力
設定ポート２４を設けていて、入出力ポートとの兼用を
排除している。このため、ポートテストポート１８と出
力設定ポート２４からの信号の論理積をとるＡＮＤ回路
２１のみが設けられ、このＡＮＤ回路２１の出力信号が
被測定ポート４に出力される構成となっている。これら
の点が、図３に示した第３の実施の形態と異なるが、他
の構成は第３の実施の形態と同様であり、出力テストを
行う構成となっている。

【００４９】次に本実施の形態の動作について説明す
る。テスト装置１はマイクロコンピュータ２のポートテ
ストポート１８にポートテストモード信号１００として
“Ｈ”を入力した後、出力設定ポート２４に入力テスト
電圧１０１を入力する。ポートテストポート１８は入力
電圧がポート内のＶＩＨより高いため、“Ｈ”をＡＮＤ
回路２１に入力して、このＡＮＤ回路２１を導通させ
る。

【００５０】一方、テスト装置１から出力設定ポート２
４ヘ入力される入力テスト電圧１０１が、出力設定ポー
ト２４のＶＩＨより大きければ“Ｈ”の信号が、出力設
定ポート２４のＶＩＬより小さければ“Ｌ”の信号が出
力設定ポート６からＡＮＤ回路２１に入力される。この
ため、出力設定ポート２４から出力された信号はＡＮＤ
回路２１を通って被測定ポート４へ出力される。被測定
ポート４はＡＮＤ回路２１から入力された信号のレベル
がポート内のＶＩＨより大きければ“Ｈ”の信号を、Ｖ
ＩＬより小さければ“Ｌ”の信号を出力結果電圧２０１
としてテスト装置１に出力する。テスト装置１は得られ
た出力結果電圧２０１をテスト期待レベルと比較して、
出力テストの良、不良を判定する。

【００５１】又、テスト装置１からの入力テスト電圧１
０１をハイレベルにすれば、上記した動作により被測定
ポート４が論理ハイレベルの信号を出力する状態にセッ
トアップでき、又、入力テスト電圧１０１をローレベル
とすれば、被測定ポート４から論理ローレベルの信号が
出力されるようにセットアップでき、それぞれのセット
アップ時の論理ハイレベル又は論理ローレベルの出力電
流を測定して、被測定ポート４の良否を判定することが
できる。

【００５２】本実施の形態によれば、専用の出力設定ポ
ート２４を設けているため、ＡＮＤ回路２１の出力を被
測定ポート４を含めた全ポート（図示せず）に一度に出
力することが可能なため、テスト時間を大幅に短縮する
ことができる。他の効果は図３に示した第３の実施の形
態と同様である。

【００５３】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力テストを、ＣＰＵを介さずに行うことに
よって、テスト時間が短縮でき、入力テスト結果が不良
の場合でも不良部分の特定を容易にでき、しかも、ＣＰ
Ｕによるノイズの影響を排除することができ、更にテス
ト装置の命令波形を生成する機能を不要にすることがで
きる。

【００５４】第２の発明によれば、入力テストを、ＣＰ
Ｕを介さずに行うため、命令入力ポートのテストを行う
ことができ、このポートの良否を判定することができ
る。

【００５５】第３の発明によれば、出力テストを、ＣＰ
Ｕを介さずに行うことにより、出力テスト時間が短縮で
き、出力テスト結果が不良の場合でも不良部分の特定を
容易にでき、しかも、ＣＰＵによるノイズの影響を排除
することができ、更にテスト装置の命令波形を生成する
機能を不要にすることができる。

【００５６】第４の発明によれば、専用の入力ポートを
用いているため、この専用の入力ポートと全ての出力ポ
ートを接続でき、一度に全ての出力ポートの出力テスト
を行って、出力テスト時間を大幅に短縮することができ
る。

【００５７】第５の発明によれば、入力出力テストを、
ＣＰＵを介さずに行うことによって、テスト時間が短縮
でき、テスト結果が不良の場合でも不良部分の特定を容
易にでき、しかも、ＣＰＵによるノイズの影響を排除す
ることができ、更にテスト装置の命令波形を生成する機
能を不要にすることができる。

【図面の簡単な説明】

【図１】本発明のテストモード付情報処理装置の第１の
実施の形態を示した構成図である。

【図２】本発明のテストモード付情報処理装置の第２の
実施の形態を示した構成図である。

【図３】本発明のテストモード付情報処理装置の第３の
実施の形態を示した構成図である。

【図４】本発明のテストモード付情報処理装置の第４の
実施の形態を示した構成図である。

【図５】従来のテストモード付情報処理装置の一例を示
した構成図である。

【図６】従来のテストモード付情報処理装置の他の例を
示した構成図である。

【符号の説明】

１ テスト装置 ２ マイクロコンピュータ ３ ＣＰＵ ４ 被測定ポート（入力または出力） ５ モニタポート ６ 命令入力ポート ７ ＸＩＮ（基本クロック入力ポート） ８ ポート制御ブロック ９ 命令入力制御ブロック １０ 内部クロック制御ブロック １１ データバス １２ アドレスバス １８ ポートテストポート １９ インバー夕 ２０、２１ ＡＮＤ回路 ２４ 出力設定ポート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/822

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも、外部からの信号を内部に入
   力する入力ポートと、 入力された命令によって所定の処理を行うＣＰＵとを有
   し、 且つ、外部からのテスト装置によって内部動作をチェッ
   クするテストモードを備えたテストモード付情報処理装
   置において、 前記情報処理装置の内部から入力される信号を入力結果
   電圧として前記テスト装置へ出力するモニタポートと、 前記テスト装置から前記情報処理装置をテストモードに
   するポートテスト信号を入力するテストポートと、 このテストポートから前記ポートテスト信号が入力され
   ると、前記入力ポートの出力側と前記モニタポートの入
   力側とを接続する信号経路を形成するスイッチ手段とを
   備え、 前記テスト装置から前記ポートテスト信号が前記テスト
   ポートへ入力されることによって前記スイッチ手段によ
   り前記信号経路が形成されると、前記テスト装置から前
   記入力ポートを通して入力されるテスト信号を前記信号
   経路を通して前記モニタポートへ入力することを特徴と
   するテストモード付情報処理装置。
2. 【請求項２】 少なくとも、命令信号を入力する命令入
   力ポートと、 この命令入力ポートから入力された命令によって所定の
   処理を行うＣＰＵとを有し、 且つ、外部からのテスト装置によって内部動作をチェッ
   クするテストモードを備えたテストモード付情報処理装
   置において、 前記情報処理装置の内部から入力される信号を入力結果
   電圧として前記テスト装置へ出力するモニタポートと、 前記テスト装置から前記情報処理装置をテストモードに
   するポートテスト信号を入力するテストポートと、 このテストポートから前記ポートテスト信号が入力され
   ると、前記命令入力ポートの出力側と前記モニタポート
   の入力側とを接続する信号経路を形成するスイッチ手段
   とを備え、 前記テスト装置から前記ポートテスト信号が前記テスト
   ポートへ入力されることによって前記スイッチ手段によ
   り前記信号経路が形成されると、前記テスト装置から前
   記命令入力ポートを通して入力されるテスト信号を前記
   信号経路を通して前記モニタポートへ入力することを特
   徴とするテストモード付情報処理装置。
3. 【請求項３】 少なくとも、内部の信号を外部に出力す
   る出力ポートと、 入力された命令によって所定の処理を行うＣＰＵとを有
   し、 且つ、外部からのテスト装置によって内部動作をチェッ
   クをするテストモードを備えたテストモード付情報処理
   装置において、 前記テスト装置からのテスト信号を内部に入力する入力
   ポートと、 前記テスト装置から前記情報処理装置をテストモードに
   するポートテスト信号を入力するテストポートと、 このテストポートから前記ポートテスト信号が入力され
   ると、前記入力ポートの出力側と前記出力ポートの入力
   側とを接続する信号経路を形成するスイッチ手段とを備
   え、 前記テスト装置から前記ポートテスト信号が前記テスト
   ポートへ入力されることによって前記スイッチ手段によ
   り前記信号経路が形成されると、前記入力ポートから入
   力されるテスト装置からのテスト信号を前記信号経路を
   通して前記出力ポートへ入力し、前記出力ポートはこの
   入力信号に対応する信号を出力結果電圧として前記テス
   ト装置へ出力することを特徴とするテストモード付情報
   処理装置。
4. 【請求項４】 前記テスト装置からのテスト信号を入力
   する入力ポートは、テスト信号のみを入力する専用の入
   力ポートであることを特徴とする請求項３記載のテスト
   モード付情報処理装置。
5. 【請求項５】 少なくとも、外部からの信号を内部に入
   力する入力ポートと、内部の信号を外部に出力する出力
   ポートと、 入力された命令によって所定の処理を行うＣＰＵとを有
   し、 且つ、外部からのテスト装置によって内部動作をチェッ
   クするテストモードを備えたテストモード付情報処理装
   置のテスト方法において、 テストモード時、前記テスト装置からのテスト信号を入
   力する入力ポートの出力側と前記テスト装置へテスト結
   果信号を出力する出力ポートの入力側とを接続する経路
   を形成する過程を含むことを特徴とするテストモード付
   情報処理装置のテスト方法。