JPH0261570A - 論理回路の診断方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の診断方法に関し、特にフリップフ
ロップ（以下ＦＦと略す）が受ける電気的干渉を簡易に
診断する論理回路の診断方法に関する。

〔従来技術〕

従来、生産された論理回路の品質をチエツクして信頼性
を高めるため、各端子の電流・電圧等のＤＣ特性や動作
タイミング等のＡＣ特性を測定する試験、および論理回
路が設計どおりに機能するか否かを測定する機能試験（
ＤＣファンクションテスト等）が行われている。

この機能試験では、論理回路に規定の動作条件を与えた
場合、その論理回路が正常に動作するか否かを確認する
ため、例えば入力端子に試験パターンを与え、出力端子
に現われる出カバターンと予め設定した期待値パターン
とを比較する。また試験パターン発生アルゴリズムとし
てはＤアルゴリズム等が用いられる。このＤアルゴリズ
ムでは、正常時に１（あるいはＯ）で故障時にＯ（ある
いは１）となる値をＤ（あるいはＤ）として、この値を
含むキューブ演算を用い、故障位置を通過する多重経路
を活性化することにより試験パターンを発生する。

一方、論理回路が動作する際、多くの信号が同時に変化
し、その電気的干渉によって論理回路内に含まれるＦＦ
の保持する値が変化する場合があり、また論理回路の大
規模化等によってＦＦが増加しているため、ＦＦの不良
を機能試験で検出する必要が生じている。

なお、ＤＣファンクションテストのテスト生成アルゴリ
ズムであるＤアルゴリズムの詳細については、例えばパ
アイ・ビー・エム　ジャーナルオブ　リサーチ　アンド
　デベロップメント　１０．４．（１９６６年）、第２
７８頁〜２９１頁（ＩＢＭＪｏｕｒｎａｌ　ｏｆ　Ｒｅ
ｓ、ａｎｄ　Ｄｅｖｅｌｏｐ、１０．４　（１９６６）
、　ｐｐ。

２７８〜２９１）”において論じられている。

（発明が解決しようとする課題） 上記従来技術では、１テスト毎に変化する信号の数が少
いため、実動作の信号変化を記述できなかった。

また、あるＦＦを指定して、そのＦＦに電気的干渉を与
えるような信号の変化パターンと、出力側で観測される
期待値のパターンをアルゴリズム的に生成することは、
計算時間が膨大になるために廻しかった。− 本発明の目的１ｉ、このような問題点を改善し、診断対
象のＦＦに論理的には状態変化が起こらないようにして
、ランダムパターンを入力ピンに印加してＦＦの状態を
１１測することにより、その電気的干渉の有無を簡易に
テストすることが可能な論理回路の診断方式を提供する
ことにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の論理回路の診断方式
は、フリップフロップを含む論理回路の診断方式におい
て、テストモード設定ピンにより診断対象の論理回路内
の特定のフリップフロップの値を論理的には不変に保持
して、その状態で論理回路のデータ入力ピンにランダム
パターンを繰返し発生させて印加し、そのフリップフロ
ップの値を観測することにより、そのフリップフロップ
に対する電気的干渉の有無を診断することに特徴がある
。

（作用〕 本発明においては、論理回路内の特定のＦＦの値を論理
的には不変に保持し、そのＦＦの値を観測することによ
り、論理回路の診断を実行する際。

ＦＦ内に保持されるべき値と実際のＦＦの値を比較して
電気的干渉の有無を簡易に診断することが可能である６ また、論理回路内の特定のＦＦの値を論理的に不変に保
持するための入力信号、つまりテストモード設定ピンか
らの入力信号以外に対し、ランダムパターンを繰返し発
生させて印加することにより、同時に多くの信号変化を
起こすパターンを少い計算時間で多数発生させることが
できる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は、本発明の一実施例における診断対象の論理回
路の構成図である。

第２図において、１は診断対象の論理回路、２はクロッ
ク、セット、リセットの端子を有するＦＦ、４はアドレ
ス信号線、３はＦＦ２にアドレス信号線４を介してアド
レス信号を供給するアドレスデコーダ、５はテストモー
ド設定ピン、６はＮＡＮＤゲート、７はスキャンアウト
データピン。

８はアドレス信号が１′の場合のみＦＦ２の値をスキャ
ンアウトデータピン７で観測するスキャンアウト制御回
路を構成するＡＮＤゲーＩ〜、９はランダムパターンを
印加するためのデータ入力ピンである。なお、論理回路
１には、ランダムパターンを発生する手段、その発生手
段が発生したランダムパターンを格納するメモリ等から
構成されたテスタ（図示せず）が接続され、これにより
論理回路の診断を行う。

また、テストモード設定ピン５の動作については、テス
トモード設定ピン５に値′１′を与えた場合、アドレス
信号線４に値゛１″が供給されているＦＦ２に対しては
、クロック（Ｃ）、セット（Ｓ）、リセット（Ｒ）の各
端子を０′にしてＦＦ２の値を論理的に不変な状態に設
定する。またテストモード設定ピン５に値（Ｏｌを与え
た場合、アドレス信号線４のアドレス信号の値に関係な
く、ＮＡＮＤゲート６を通過してＦＦ２の前段にあるＡ
ＮＤゲート（Ａ）に達する値は０′であるため、ＦＦ２
は通常の動作が可能である。このように、テストモード
設定ピン５はテストモードと通常モードの切替えを行う
。

次に、本実施例における論理回路の診断手順について述
べる。

第１図は１本発明の一実施例における論理回路の診断方
法を示すフローチャートである。

本実施例では、最初にテストモード設定ピン５をｒ　Ｏ
＋　にして、診断対象のＦＦ２に値をスキャンインする
（１０１）。例えばＦＦ２に値′１′を設定する。

次に、テストモード設定ピン５に１′を印加して１診断
対象のＦＦ２に対応するアドレス信号線４のスキャンア
ドレス信号を１′とする（１０２）。

これにより、ＦＦ２のクロック、セット、リセットの端
子にはＯ′が印加されて、論理的にＦＦ２の値１１″は
不変となる。

この状態でランダムパターンをデータ入力ピンに印加し
く１０３）、その後でＦＦ２のスキャンアウトデータピ
ン７の値を観測する（１０４）。

このランダムパターンの印加とスキャンアウトデータの
観測という手順を繰返して実行し、この間、スキャンア
ウトデータの値に変化があれば、ＦＦ２は信号変化によ
る電気的干渉を受けたことがわかる（１０５）。

このように、ランダムパターンの生成により、実動作に
近い形で論理回路の動作を行い、その際、ＦＦが受ける
電気的干渉による不良を簡易にテストすることができる
。

〔発明の効果〕

本発明によれば、実動作時のＦＦへの電気的干渉による
不良を簡易に診断することができ、診断対象の論理回路
の信頼性を向上することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例における論理回路の診断方法
を示すフローチャート、第２図は本発明の一実施例にお
ける診断対象の論理回路の構成図である。 １：診断対象の論理回路、２：クロック端子、セット端
子、リセット端子を有するフリップフロップ（ＦＦ）、
３ニアドレスデコーダ、４ニアドレス信号線、５：テス
トモード設定ピン、６：ＮＡＮＤゲート、７：スキャン
アウトデータピン、８：ＡＮＤゲート、９：データ入力
ピン、Ａ：ＡＮＤゲー１−、Ｃ：クロック端子、ｓ：セ
ット端子、Ｒ：リセット端子。 第 図

Claims (1)

【特許請求の範囲】
1. １、フリップフロップを含む論理回路の診断方法におい
   て、該論理回路内の特定のフリップフロップの値を論理
   的には状態変化が起こらないように保持して、該論理回
   路のデータ入力ピンにランダムパターンを繰返し発生さ
   せて印加し、該フリップフロップ内に保持されるべき値
   と実際に保持された値とを比較することにより、該フリ
   ップフロップに対する電気的干渉の有無を診断すること
   を特徴とする論理回路の診断方法。