JPS60181939A - トライステ−ト回路の制御方式 - Google Patents
トライステ−ト回路の制御方式Info
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- JPS60181939A JPS60181939A JP59037818A JP3781884A JPS60181939A JP S60181939 A JPS60181939 A JP S60181939A JP 59037818 A JP59037818 A JP 59037818A JP 3781884 A JP3781884 A JP 3781884A JP S60181939 A JPS60181939 A JP S60181939A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｔ 発明の技術分野
本発明はデータ処理システムにおけるデータバスへ接続
する論理回路出力とりわけトライステート回路の制御方
式に関する。
する論理回路出力とりわけトライステート回路の制御方
式に関する。
（ｂ） 技術の背景
近年半導体技術特に集積化技術の発達に伴い、１０．０
００ゲートに及ぶ多数の論理回路素子を例えばマイクロ
プロセッサ（ＭＰＵ）のように１パツケージとして低コ
ストで提供されるようになｐデータ処理を始めとする分
野で広、く利用されるようになった。従来よシこれ等の
ＬＳＩ’を構成する論理回路はナンドあるいはノアのよ
うな組合せ回路素子吟、わゆるゲートと複数個の組合せ
回路素子を組合せて得るフリップフロップ回路（ＦＦ）
のような順序回路を多数備え、これ等を相互に接続して
データ保持機能と演算機能を実現する論理回路とし、所
定の例えば上述のＭＰＵ更には中央処理装置（ＣＰＵ）
が構成される。これ等の複雑な構成を有するＬＳｉ 、
ＬＳｉを複数個搭載してその上位機能を構成する印刷配
線板、装置、システム等における論理回路の診断および
故障箇所の指摘に８易にするため、任意のＦＦにおける
論理レベルの状態を読出すスキーヤンアウトあるいは期
待するパターンを任意のＦＦに書込むスキャンイン手段
がシフトレジスタ方式またはアドレススキャン方式によ
って論理回路の構成に尋人されている。
００ゲートに及ぶ多数の論理回路素子を例えばマイクロ
プロセッサ（ＭＰＵ）のように１パツケージとして低コ
ストで提供されるようになｐデータ処理を始めとする分
野で広、く利用されるようになった。従来よシこれ等の
ＬＳＩ’を構成する論理回路はナンドあるいはノアのよ
うな組合せ回路素子吟、わゆるゲートと複数個の組合せ
回路素子を組合せて得るフリップフロップ回路（ＦＦ）
のような順序回路を多数備え、これ等を相互に接続して
データ保持機能と演算機能を実現する論理回路とし、所
定の例えば上述のＭＰＵ更には中央処理装置（ＣＰＵ）
が構成される。これ等の複雑な構成を有するＬＳｉ 、
ＬＳｉを複数個搭載してその上位機能を構成する印刷配
線板、装置、システム等における論理回路の診断および
故障箇所の指摘に８易にするため、任意のＦＦにおける
論理レベルの状態を読出すスキーヤンアウトあるいは期
待するパターンを任意のＦＦに書込むスキャンイン手段
がシフトレジスタ方式またはアドレススキャン方式によ
って論理回路の構成に尋人されている。
一方データ処理システムにおいて論理回路のデータ保持
機能のデータ転送路あるいは論理回路群の出力データの
データ伝送路となるデータバスは特に後者においては通
常複数の論理回路群によるそのデータ入出力機能が接続
される。該データバスは同一タイミングにおいて有効と
なるデータ送出はパスライン上におけるデータの重複衝
突（バスファイト）を避けるため唯一に限定されるよう
制御される。即ち過ってバスファイトが発生するとデー
タの内容が損われたり、バスファイトにおける論理レベ
ルの組合せによってはデータ送出機能が破損する場合が
存在するためである。そのためデータ出力機能はトライ
ステート回路（ＴＳＬ）によって論理レベルの出力が１
”０”の何れでもない高インピーダンス状態にする手段
が用いられる。第１図にトランジスタトランジスタロジ
ック（ＴＴＬ）によるＴＳＬの回路構成例図を示す。図
において制御入力（ＩＮｃ）が１”のときはＱ３がオン
になり出力のトーテムポール回路を構成するＱ＋ ＋Ｑ
、をともにオフとして出力信号抑止状態の即ちＨｉ−Ｚ
に、ＩＮｃが０”に々るとＱ、はオフにＱ＋＋Ｑ鵞を有
効状態の出力動作可能として標準ＴＴＬと同様に作動す
る。
機能のデータ転送路あるいは論理回路群の出力データの
データ伝送路となるデータバスは特に後者においては通
常複数の論理回路群によるそのデータ入出力機能が接続
される。該データバスは同一タイミングにおいて有効と
なるデータ送出はパスライン上におけるデータの重複衝
突（バスファイト）を避けるため唯一に限定されるよう
制御される。即ち過ってバスファイトが発生するとデー
タの内容が損われたり、バスファイトにおける論理レベ
ルの組合せによってはデータ送出機能が破損する場合が
存在するためである。そのためデータ出力機能はトライ
ステート回路（ＴＳＬ）によって論理レベルの出力が１
”０”の何れでもない高インピーダンス状態にする手段
が用いられる。第１図にトランジスタトランジスタロジ
ック（ＴＴＬ）によるＴＳＬの回路構成例図を示す。図
において制御入力（ＩＮｃ）が１”のときはＱ３がオン
になり出力のトーテムポール回路を構成するＱ＋ ＋Ｑ
、をともにオフとして出力信号抑止状態の即ちＨｉ−Ｚ
に、ＩＮｃが０”に々るとＱ、はオフにＱ＋＋Ｑ鵞を有
効状態の出力動作可能として標準ＴＴＬと同様に作動す
る。
（ｃ）従来技術と問題点
従来よシ論理回路におけるスキャンイン／アウト動作は
内部ＯＦＦに期待のデータを設定した後システムクロッ
クにより所定のシステム動作全実行させたり、通常のデ
ータ入力端子より入力したデータについてシステム動作
を実行させた後スキャンアウトによって読出しＦＦの状
ｓ’を判定する０このスキャンイン／アウト動作暗中は
特に必要の場合を除いてＴＳＬによって構成される論理
回路のデータ出力部はＨ＋ Ｚに制御されデータ出力が
抑止されておりデータバス士に他の論理回路によるデー
タが存在してもパスファイトラ発生しない様論理設計が
成される。しかしＴＳＬの鳴動／抑止制御信号をスキャ
ンＦＦで直接制御したり論理回路の複雑な構成のため例
えばスキャンイン／アウト動作に付随して作動するシス
テム動作における内容がプログラムデータ作成における
見逃し等のためＴＳＬ制御系に廻り込んで了い、過って
ＴＳＬが有効状態となってデータが送出されバスファイ
トが発生する場合がある。またデータバスを利用して論
理回路群毎あるいは相互のデータ入出力試験を実行する
に際しては当然複数の論理回路群の中の一群を選択して
該群におけるＴＳＬｋ有効としてデータバスに接続しデ
ータを出力せしめ他の論理回路群におけるＴＳＬをすべ
て抑止する制御を実行する。従来よりこの論理回路群に
おける選択制御は対応するプログラムを作成して実行せ
しめるが前述のように論理回路が複雑な構成のため該プ
ログラムの作成やシーミレージョンに要する工数はＬＳ
Ｉレベル、印刷配線板レベル、装置、システムレベルと
大きくなるに従いその規模が膨大となりコスト高を招く
問題点があった。
内部ＯＦＦに期待のデータを設定した後システムクロッ
クにより所定のシステム動作全実行させたり、通常のデ
ータ入力端子より入力したデータについてシステム動作
を実行させた後スキャンアウトによって読出しＦＦの状
ｓ’を判定する０このスキャンイン／アウト動作暗中は
特に必要の場合を除いてＴＳＬによって構成される論理
回路のデータ出力部はＨ＋ Ｚに制御されデータ出力が
抑止されておりデータバス士に他の論理回路によるデー
タが存在してもパスファイトラ発生しない様論理設計が
成される。しかしＴＳＬの鳴動／抑止制御信号をスキャ
ンＦＦで直接制御したり論理回路の複雑な構成のため例
えばスキャンイン／アウト動作に付随して作動するシス
テム動作における内容がプログラムデータ作成における
見逃し等のためＴＳＬ制御系に廻り込んで了い、過って
ＴＳＬが有効状態となってデータが送出されバスファイ
トが発生する場合がある。またデータバスを利用して論
理回路群毎あるいは相互のデータ入出力試験を実行する
に際しては当然複数の論理回路群の中の一群を選択して
該群におけるＴＳＬｋ有効としてデータバスに接続しデ
ータを出力せしめ他の論理回路群におけるＴＳＬをすべ
て抑止する制御を実行する。従来よりこの論理回路群に
おける選択制御は対応するプログラムを作成して実行せ
しめるが前述のように論理回路が複雑な構成のため該プ
ログラムの作成やシーミレージョンに要する工数はＬＳ
Ｉレベル、印刷配線板レベル、装置、システムレベルと
大きくなるに従いその規模が膨大となりコスト高を招く
問題点があった。
（ｄ） 発明の目的
本発明の目的は、従来のようにプログラム制御だけによ
って論理回路群のＴＳＬｅ選択制御を実行することなく
、全輪理回路群のＴＳＬを一意的に有効／抑制制御する
信号を外部より直接印加する手段と各論理回路群毎に該
群のスキャンＦＦの状態にリンクして有効／抑制制御す
る信号を外部より印加する手段を各群毎に設けて、スキ
ャンイン／アウトモード、データバスを利用する各群の
データ入出力（バステスト）モードならびに正常のシス
テムモードの実行における試験プログラムおよびデータ
の作成に際してＴＳＬ制御における誤り発生に伴うバス
ファイトを愛識することなく、その工数が低減出来るＴ
ＳＬの制御方式全提供しようとするものである。
って論理回路群のＴＳＬｅ選択制御を実行することなく
、全輪理回路群のＴＳＬを一意的に有効／抑制制御する
信号を外部より直接印加する手段と各論理回路群毎に該
群のスキャンＦＦの状態にリンクして有効／抑制制御す
る信号を外部より印加する手段を各群毎に設けて、スキ
ャンイン／アウトモード、データバスを利用する各群の
データ入出力（バステスト）モードならびに正常のシス
テムモードの実行における試験プログラムおよびデータ
の作成に際してＴＳＬ制御における誤り発生に伴うバス
ファイトを愛識することなく、その工数が低減出来るＴ
ＳＬの制御方式全提供しようとするものである。
（ｅ） 発明の構成
上記目的は、データバスに出力信号を送出制御するトラ
イステート回路を備えた複数の論理回路群より構成する
データバス結合システムにあって、上記全輪理回路群に
おけるトライステート回路に有効／抑止制御信号を印加
する第１抑止手段および各論理回路群毎のスキャンイン
／アウトフリップフロップ回路の出力に相関の下そのト
ライスデート回路に有効／抑止制御信号を印加する複数
の第２抑止手段を具備し、第１．第２両抑止手段を無作
動とするときは正常のシステム動作モードとして各論理
回路群毎における制御信号により各群に所属するトライ
ステート回路を有効／抑止する制御を実行し、第１抑止
手段を抑止状態としたときは全輪理回路群のトライステ
ート回路を抑止するスキャンイン／アウトモードとし、
各論理回路群毎の第２抑止手段を抑止状態としたときは
該群に所属するスキャンイン／°ｒウドフリップフロッ
プ回路出力のオフ信号に従いそのトライ−ステート回路
を抑止して他群のノ（ステストモードに供し、該フリッ
プフロップ回路出力のオン信号においては正常のシステ
ム動作モードとして該群の′Ａｉ制御信号に従いそのト
ライステート回路を有効／抑止することを特徴とするト
ライステート回路の制御方式を提供することによって達
成することが出来る。
イステート回路を備えた複数の論理回路群より構成する
データバス結合システムにあって、上記全輪理回路群に
おけるトライステート回路に有効／抑止制御信号を印加
する第１抑止手段および各論理回路群毎のスキャンイン
／アウトフリップフロップ回路の出力に相関の下そのト
ライスデート回路に有効／抑止制御信号を印加する複数
の第２抑止手段を具備し、第１．第２両抑止手段を無作
動とするときは正常のシステム動作モードとして各論理
回路群毎における制御信号により各群に所属するトライ
ステート回路を有効／抑止する制御を実行し、第１抑止
手段を抑止状態としたときは全輪理回路群のトライステ
ート回路を抑止するスキャンイン／アウトモードとし、
各論理回路群毎の第２抑止手段を抑止状態としたときは
該群に所属するスキャンイン／°ｒウドフリップフロッ
プ回路出力のオフ信号に従いそのトライ−ステート回路
を抑止して他群のノ（ステストモードに供し、該フリッ
プフロップ回路出力のオン信号においては正常のシステ
ム動作モードとして該群の′Ａｉ制御信号に従いそのト
ライステート回路を有効／抑止することを特徴とするト
ライステート回路の制御方式を提供することによって達
成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつ＼本発明の一実施例について説明す
る。
る。
図は本発明の一実施例におけるトライステート回路の制
御方式による論理回路のブロック図である。図において
０は制御対象となる論理回路ブロック例えば前述のよう
にＬＳｌ、印刷配線板、装置あるいはシステム何れのイ
メージでも良い。論理回路ブロック０はそれぞれ単独ま
たは組合せによってシステム動作する複数の論理回路ブ
ロックミルａ群よりなるものとする。波形枠外の各構成
部材も各群の一部であるＦＦａｐはａ群に属するフリッ
プフロップ回路ａｏ−ａｐにおける任意の１個こ＼では
ａｐを示した。同様にＴＳＬａはａ群に属するトライス
テート回路、以下Ｉ ＮＶａはインバータ、ＮＡＮＤａ
はナンド回路、ＯＲａはオア回路、ＡＮＤｌａ。
御方式による論理回路のブロック図である。図において
０は制御対象となる論理回路ブロック例えば前述のよう
にＬＳｌ、印刷配線板、装置あるいはシステム何れのイ
メージでも良い。論理回路ブロック０はそれぞれ単独ま
たは組合せによってシステム動作する複数の論理回路ブ
ロックミルａ群よりなるものとする。波形枠外の各構成
部材も各群の一部であるＦＦａｐはａ群に属するフリッ
プフロップ回路ａｏ−ａｐにおける任意の１個こ＼では
ａｐを示した。同様にＴＳＬａはａ群に属するトライス
テート回路、以下Ｉ ＮＶａはインバータ、ＮＡＮＤａ
はナンド回路、ＯＲａはオア回路、ＡＮＤｌａ。
ＡＮＤ２ａはアンド回路である。また５群 ６群におい
ても同様である。尚これ等の構成はデータバスに対応す
る入出力端子Ｂｉｏ／ａｏ−ａｓが示すように論理回路
の構成に従って例えば１ワード対応の回路をａ群の例で
はＳ＋１ビツトを持つが説明上省略してその第１ビツト
のみを示しである。５群−り群についても同様にｔ＋１
、ｕ＋１ビットからなるものとする。従ってシステム
動作においてＴＳＬａ Ｋ ＮＡＮＤａより１”が出力
されたときはＴＳＬａは有効状態となってａ群のデータ
をデータバスに送出しＮＡＮＤａよシ″０″が出力され
たときけＨ４−Ｚ状態になる。またＩＮＶａｆ：介して
入力するデータＰｉａｏ−ａｓは他のデータ入力端子Ｐ
ｉａａ〜ａｌからの入力データと共にａ群に入力される
。スキャンインはシステム動作を停止トしスキャンアド
レスＳａｄに印加されるデータに従ってａ群内０ＦＦａ
ｏ〜ａｐの何れか１個例えばＦＦａｐ ｋ図示省略した
がデコーダを介して選択しスキャイン端子＊Ｓｉａより
入力するデータを設定する。スキャンアウトはシステム
動作を停止しスキャンアドレスＳａｄにデータを印加し
ａ群内のＦＦａｏ−ａｐの何れかを選択しそのスキャン
アウト出力＊ＳＯを図示省略したが専用のＯＲ／ＮＯＲ
等を介し外部に送出する。尚＊Ｓｏに代えてＱ出力をス
キャンアウトせしめても良い。５群 ６群においても同
様に作動するものとする。
ても同様である。尚これ等の構成はデータバスに対応す
る入出力端子Ｂｉｏ／ａｏ−ａｓが示すように論理回路
の構成に従って例えば１ワード対応の回路をａ群の例で
はＳ＋１ビツトを持つが説明上省略してその第１ビツト
のみを示しである。５群−り群についても同様にｔ＋１
、ｕ＋１ビットからなるものとする。従ってシステム
動作においてＴＳＬａ Ｋ ＮＡＮＤａより１”が出力
されたときはＴＳＬａは有効状態となってａ群のデータ
をデータバスに送出しＮＡＮＤａよシ″０″が出力され
たときけＨ４−Ｚ状態になる。またＩＮＶａｆ：介して
入力するデータＰｉａｏ−ａｓは他のデータ入力端子Ｐ
ｉａａ〜ａｌからの入力データと共にａ群に入力される
。スキャンインはシステム動作を停止トしスキャンアド
レスＳａｄに印加されるデータに従ってａ群内０ＦＦａ
ｏ〜ａｐの何れか１個例えばＦＦａｐ ｋ図示省略した
がデコーダを介して選択しスキャイン端子＊Ｓｉａより
入力するデータを設定する。スキャンアウトはシステム
動作を停止しスキャンアドレスＳａｄにデータを印加し
ａ群内のＦＦａｏ−ａｐの何れかを選択しそのスキャン
アウト出力＊ＳＯを図示省略したが専用のＯＲ／ＮＯＲ
等を介し外部に送出する。尚＊Ｓｏに代えてＱ出力をス
キャンアウトせしめても良い。５群 ６群においても同
様に作動するものとする。
こ＼で本実施例においては、第１抑止手段の全抑止信号
入力端子ＢＣｓを設は各群のＡＮＤｌａ−ｈ。
入力端子ＢＣｓを設は各群のＡＮＤｌａ−ｈ。
ＡＮＤ ２ａ −ｈ Ｋ接続されておυ、該ＢＣｓに０
″が印加されるとＮＡＮＤａ−ｈよ！ｌｌ″１”が出力
され全群のＴＳＬａｘ−ｈｘの丁べてがＨｉ −Ｚ状態
に強制的に設定される。次に第２抑止手段（複数）ｔｄ
各群毎に抑止信号入力端子ＢＣａ−ｈが設けられＡＮＤ
２ａ〜ｈに接続されておυ、この時はＢＣｓに１”が印
加された状態において該ＢＣａ〜ｈＫ″０”が印加され
ると対応するＦＦａｐ−ｈｒの出力が０となる組合せで
該群のＴＳＬがＨｉ−Ｚ状態に設定される。対応するＦ
Ｆａｐ＝ｈｒが１″のときｒｉ ＮＡＮＤ ａ −ｈの
入力条件ＯＲ出力にＭｌｌｌが出力されており、ａ群の
制御ラインに従ってＨｌ−Ｚあるいは有効動作状態とな
る。従ってＢＣｓが１”、ＢＣａ−ｈについては何れか
任意の１個例えばＢＣａＫ″１”他のＢＣｂ−ｈに０”
を印加した状態でＦＦａｐのＱ出力音１″。
″が印加されるとＮＡＮＤａ−ｈよ！ｌｌ″１”が出力
され全群のＴＳＬａｘ−ｈｘの丁べてがＨｉ −Ｚ状態
に強制的に設定される。次に第２抑止手段（複数）ｔｄ
各群毎に抑止信号入力端子ＢＣａ−ｈが設けられＡＮＤ
２ａ〜ｈに接続されておυ、この時はＢＣｓに１”が印
加された状態において該ＢＣａ〜ｈＫ″０”が印加され
ると対応するＦＦａｐ−ｈｒの出力が０となる組合せで
該群のＴＳＬがＨｉ−Ｚ状態に設定される。対応するＦ
Ｆａｐ＝ｈｒが１″のときｒｉ ＮＡＮＤ ａ −ｈの
入力条件ＯＲ出力にＭｌｌｌが出力されており、ａ群の
制御ラインに従ってＨｌ−Ｚあるいは有効動作状態とな
る。従ってＢＣｓが１”、ＢＣａ−ｈについては何れか
任意の１個例えばＢＣａＫ″１”他のＢＣｂ−ｈに０”
を印加した状態でＦＦａｐのＱ出力音１″。
他のＦＦｂｑ＝ｈｒを”０”に設定すると共にａ制御ラ
インを１″としてＴＳＬａを有効動作状態とすればａ群
だけは出力データがＢｉｏ／ａｏ−ａｓを介してデータ
バスに送出されシステム動作状態となシ、ｂ−ｈ群に属
するＴＳＬはすべてＨｉ−Ｚ状態に設定されパスファイ
トラ発生することのないＡ群の出力送出が確保される。
インを１″としてＴＳＬａを有効動作状態とすればａ群
だけは出力データがＢｉｏ／ａｏ−ａｓを介してデータ
バスに送出されシステム動作状態となシ、ｂ−ｈ群に属
するＴＳＬはすべてＨｉ−Ｚ状態に設定されパスファイ
トラ発生することのないＡ群の出力送出が確保される。
同様にＢＣｂ−ｈについても同様に作動する。またＢＣ
ｓ、ＢＣ’ａ−ｈのイ５１れにも１“が印加されている
ときはＴＳＬの制御は各群におけるシステム動作に伴う
従来における通常の方式に変勺はない。以上のＴＳＬ制
御におけるＢＣｓ 、 ＢＣａ ＝ ｈの動作組合せを
次表に示す０表 ＢＣｓ、ＢＣａ−ｈおよびＦＦによる
ＴＳＬ制御以上のように本発明ではＴＳＬが制御出来る
ので、表の（１）のスキャンイン／アウトモード状態で
は何れの論理回路ａ −ｈ群もそのＴＳＬがＨｉ −Ｚ
になっておりこの状態ではバスファイトは発生しない。
ｓ、ＢＣ’ａ−ｈのイ５１れにも１“が印加されている
ときはＴＳＬの制御は各群におけるシステム動作に伴う
従来における通常の方式に変勺はない。以上のＴＳＬ制
御におけるＢＣｓ 、 ＢＣａ ＝ ｈの動作組合せを
次表に示す０表 ＢＣｓ、ＢＣａ−ｈおよびＦＦによる
ＴＳＬ制御以上のように本発明ではＴＳＬが制御出来る
ので、表の（１）のスキャンイン／アウトモード状態で
は何れの論理回路ａ −ｈ群もそのＴＳＬがＨｉ −Ｚ
になっておりこの状態ではバスファイトは発生しない。
表の（２） 、 （３）を組合せて得られる有効動作と
なるＴＳＬの論理回路１群とＨｉ−Ｚとなる論理回路群
によってバス接続テストにおいてバスファイトが発生し
ない。表の（４）は従来通シであり制御によっては従来
通りバスファイト）１発生する。尚表（２） 、 （３
）の組合せて有効動作となるＴＳＬの論理回路群を複数
とし故意にバスファイトを発生することが出来る。
なるＴＳＬの論理回路１群とＨｉ−Ｚとなる論理回路群
によってバス接続テストにおいてバスファイトが発生し
ない。表の（４）は従来通シであり制御によっては従来
通りバスファイト）１発生する。尚表（２） 、 （３
）の組合せて有効動作となるＴＳＬの論理回路群を複数
とし故意にバスファイトを発生することが出来る。
前段の説明で第１図に示すＴＴＬによシ説明し喪が他の
半導体素子による構成によっても同様に実現出来るので
本発明の適用はＴＴＬに限るものではない。
半導体素子による構成によっても同様に実現出来るので
本発明の適用はＴＴＬに限るものではない。
（ｇ） 発明の詳細
な説明したように本発明によれば論理回路ブロック０に
おけるすべであるいは各群毎に容易にそのＴＳＬをＨ’
ｒ−ＺＫ設定【７パスフアイトを発生することなく、ス
キャンイン／アウトあるいはデータバスに接続する状態
を設定出来るので従来のようにＴＳＬ制御の誤りに伴う
バスファイトを意識することなく試験プログラムならび
にデータが作成出来るトライステート回路の制御方式が
得られる。
おけるすべであるいは各群毎に容易にそのＴＳＬをＨ’
ｒ−ＺＫ設定【７パスフアイトを発生することなく、ス
キャンイン／アウトあるいはデータバスに接続する状態
を設定出来るので従来のようにＴＳＬ制御の誤りに伴う
バスファイトを意識することなく試験プログラムならび
にデータが作成出来るトライステート回路の制御方式が
得られる。
第１図はトランジスタトランジスタロジック（ＴＴＬ）
によるトライステート回路（ＴＳＬ）の構成倒覆および
第２図は本発明の一実施例におけるトライステート回路
の制御方式による論理回路のブロック図である。 図においてＯは制御対象となる論理回路ブロック、ＦＦ
ａｐ−ｈｒはフリップフロップ回路、ＴＳＬａ〜ｈはト
ライステート回路、ＮＡＮＤａ −ｈはナンド回路、０
Ｒａ−ｈはオア回路およびＡＮＤｌａ−ｈ。 ＡＮＤ ２ ａ −ｈはアンド回路である。
によるトライステート回路（ＴＳＬ）の構成倒覆および
第２図は本発明の一実施例におけるトライステート回路
の制御方式による論理回路のブロック図である。 図においてＯは制御対象となる論理回路ブロック、ＦＦ
ａｐ−ｈｒはフリップフロップ回路、ＴＳＬａ〜ｈはト
ライステート回路、ＮＡＮＤａ −ｈはナンド回路、０
Ｒａ−ｈはオア回路およびＡＮＤｌａ−ｈ。 ＡＮＤ ２ ａ −ｈはアンド回路である。
Claims (1)
- データバスに出力信号を送出制御するトライステート回
路を備えた複数の論理回路群より構成するデータバス結
合システムにあって、上記全輪理回路群におけるトライ
ステート回路に有効／抑止制御信号を印加する第１抑止
手段および各論理回路群毎のスキャンイン／アウトフリ
ップフロップ回路の出力に相関の下そのトライステート
回路に有効／抑止制御信号を印加する複数の第２抑止手
段を具備し、第１．第２両抑止手段を無作動とするとき
は正常のシステム動作モードとして各論理回路群毎にお
ける制御信号によシ各群に所属するトライステート回路
を有効／抑止する制御を実行し、第１抑止手段を抑止状
態としたときは全輪理回路群のトライステート回路を抑
止するスキャンイン／アウトモードとし、各論理回路群
毎の第２抑止手段を抑止状態としたときは該群に所属す
るスキャンイン／アウトフリップフロップ回路出力のオ
フ信号に従いそのトライステート回路を抑止して他群の
パステストモードに供し、該フリップフロッグ回路出力
のオン信号においては正常のシステム動作モードとして
該群の制御信号に従いそのトライステート回路を有効／
抑止することを特徴とするトライステート回路の制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037818A JPS60181939A (ja) | 1984-02-29 | 1984-02-29 | トライステ−ト回路の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037818A JPS60181939A (ja) | 1984-02-29 | 1984-02-29 | トライステ−ト回路の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181939A true JPS60181939A (ja) | 1985-09-17 |
| JPS6363929B2 JPS6363929B2 (ja) | 1988-12-09 |
Family
ID=12508099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037818A Granted JPS60181939A (ja) | 1984-02-29 | 1984-02-29 | トライステ−ト回路の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181939A (ja) |
-
1984
- 1984-02-29 JP JP59037818A patent/JPS60181939A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6363929B2 (ja) | 1988-12-09 |
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