JPS6363929B2 - - Google Patents

Description

【発明の詳細な説明】

(a) 発明の技術分野 本発明はデータ処理システムにおけるデータバ
スへ接続する論理回路出力とりわけトライステー
ト回路の制御方式に関する。 (b) 技術の背景 近年半導体技術特に集積化技術の発達に伴い、
10000ゲートに及ぶ多数の論理回路素子を例えば
マイクロプロセツサ（MPU）のように１パツケ
ージとして低コストで提供されるようになりデー
タ処理を始めとする分野で広く利用されるように
なつた。従来よりこれ等のLSIを構成する論理回
路はナンドあるいはノアのような組合せ回路素子
いわゆるゲートと複数個の組合せ回路素子を組合
せて得るフリツプフロツプ回路（FF）のような
順序回路を多数備え、これ等を相互に接続してデ
ータ保持機能と演算機能を実現する論理回路と
し、所定の例えば上述のMPU更には中央処理装
置（CPU）が構成される。これ等の複雑な構成
を有するLSi、LSiを複数個搭載してその上位機
能を構成する印刷配線板、装置、システム等にお
ける論理回路の診断および故障箇所の指摘を容易
にするため、任意のFFにおける論理レベルの状
態を読出すスキヤンアウトあるいは期待するパタ
ーンを任意のFFに書込むスキヤンイン手段がシ
フトレジスタ方式またはアドレススキヤン方式に
よつて論理回路の構成に導入されている。 一方データ処理システムにおいて論理回路のデ
ータ保持機能のデータ転送路あるいは論理回路群
の出力データのデータ伝送路となるデータバスは
特に後者においては通常複数の論理回路群による
そのデータ入出力機能が接続される。該データバ
スは同一タイミングにおいて有効となるデータ送
出はバスライン上におけるデータの重複衝突（バ
スフアイト）を避けるため唯一に限定されるよう
制御される。即ち過つてバスフアイトが発生する
とデータの内容が損われたり、バスフアイトにお
ける論理レベルの組合せによつてはデータ送出機
能が破損する場合が存在するためである。そのた
めデータ出力機能はトライステート回路（TSL）
によつて論理レベルの出力が“１”“０”の何れ
でもない高インピーダンス状態にする手段が用い
られる。第１図にトランジスタトランジスタロジ
ツク（TTL）によるTSLの回路構成例図を示す。
図において制御入力（INc）が“１”のときはQ₃
がオンになり出力のトーテムポール回路を構成す
るQ₁、Q₂をともにオフとして出力信号抑止状態
の即ちHi−Ｚに、INcが“０”になるとQ₃はオ
フにQ₁、Q₂を有効状態の出力動作可能として標
準TTLと同様に作動する。 (c) 従来技術と問題点 従来より論理回路におけるスキヤンイン／アウ
ト動作は内部のFFに期待のデータを設定した後
システムクロツクにより所定のシステム動作を実
行させたり、通常のデータ入力端子より入力した
データについてシステム動作を実行させた後スキ
ヤンアウトによつて読出しFFの状態を判定する。
このスキヤンイン／アウト動作時中は特に必要の
場合を除いてTSLによつて構成される論理回路
のデータ出力部はHi−Ｚに制御されるデータ出
力が抑止されておりデータバス上に他の論理回路
によるデータが存在してもバスフアイトを発生し
ない様論理設計が成される。しかしTSLの有
効／抑止制御信号をスキヤンFFで直接制御した
り論理回路の複雑な構成のため例えばスキヤンイ
ン／アウト動作に付随して作動するシステム動作
における内容がプログラムデータ作成における見
逃し等のためTSL制御系に廻り込んで了い、過
つてTSLが有効状態となつてデータが送出され
バスフアイトが発生する場合がある。またデータ
バスを利用して論理回路群毎あるいは相互のデー
タ入出力試験を実行するに際しては当然複数の論
理回路群の中の一群を選択して該群における
TSLを有効としてデータバスに接続しデータを
出力せしめ他の論理回路群におけるTSLをすべ
て抑止する制御を実行する。従来よりこの論理回
路群における選択制御は対応するプログラムを作
成して実行せしめるが前述のように論理回路が複
雑な構成のため該プログラムの作成やシヨミレー
シヨンに要する工数はLSIレベル、印刷配線板レ
ベル、装置、システムレベルと大きくなるに従い
その規模が膨大となりコスト高を招く問題があつ
た。 (d) 発明の目的 本発明の目的は、従来のようにプログラム制御
だけによつて論理回路群のTSLを選択制御を実
行することなく、全論理回路群のTSLを一意的
に有効／抑制制御する信号を外部より直接印加す
る手段と各論理回路群毎に該群のスキヤンFFの
状態にリンクして有効／抑制制御する信号を外部
より印加する手段を各群毎に設けて、スキヤンイ
ン／アウトモード、データバスを利用する各群の
データ入出力（バステスト）モードならびに正常
のシステムモードの実行における試験プログラム
およびデータの作成に際してTSL制御における
誤り発生に伴うバスフアイトを意識することな
く、その工数が低減出来るTSLの制御方式を提
供しようとするものである。 (e) 発明の構成 上記目的は、データバスに出力信号を送出制御
するトライステート回路を備えた複数の論理回路
群より構成するデータバス結合システムにあつ
て、上記全論理回路群におけるトライステート回
路に有効／抑止制御信号を印加する第１抑止手段
および各論理回路群毎のスキヤンイン／アウトフ
リツプフロツプ回路の出力に相関の下そのトライ
ステート回路に有効／抑止制御信号を印加する複
数の第２抑止手段を具備し、第１、第２両抑止手
段を無作動とするときは正常のシステム動作モー
ドとして各論理回路群毎における制御信号により
各群に所属するトライステート回路を有効／抑止
する制御を実行し、第１抑止手段を抑止状態とし
たときは全論理回路群のトライステート回路を抑
止するスキヤンイン／アウトモードとし、各論理
回路群毎の第２抑止手段を抑止状態としたときは
該群に所属するスキヤンイン／アウトフリツプフ
ロツプ回路出力のオフ信号に従いそのトライステ
ート回路を抑止して他群のバステストモードに供
し、該フリツプフロツプ回路出力のオン信号にお
いては正常のシステム動作モードとして該群の制
御信号に従いそのトライステート回路を有効／抑
止することを特徴とするトライステート回路の制
御方式を提供することによつて達成することが出
来る。 (f) 発明の実施例 以下図面を参照しつゝ本発明の一実施例につい
て説明する。 図は本発明の一実施例におけるトライステート
回路の制御方式による論理回路のブロツク図であ
る。図において０は制御対象となる論理回路ブロ
ツク例えば前述のようにLSI、印刷配線板、装置
あるいはシステム何れのイメージでも良い。論理
回路ブロツク０はそれぞれ単独または組合せによ
つてシステム動作する複数の論理回路ブロツクａ
〜ｈ群よりなるものとする。波形枠外の各構成部
材も各群の一部であるFFapはａ群に属するフリ
ツプフロツプ回路ao〜apにおける任意の１個
こゝではapを示した。同様にTSLaはａ群に属す
るトライステート回路、以下INVaはインバー
タ、NANDaはナンド回路、ORaはオア回路、
AND１ａ，AND２ａはアンド回路である。また
ｂ群……ｈ群においても同様である。尚これ等の
構成はデータバスに対応する入出力端子Bio／ao
−asが示すように論理回路の構成に従つて例えば
１ワード対応の回路をａ群の例ではＳ＋１ビツト
を持つが説明上省略してその第１ビツトのみを示
してある。ｂ群−ｈ群についても同様にｔ＋１、
ｕ＋１ビツトからなるものとする。従つてシステ
ム動作においてTSLaにNANDaより“１”が出
力されたときはTSLaは有効状態となつてａ群の
データをデータバスに送出しNANDaより“０”
が出力されたときはHi−Ｚ状態になる。また
INVaを介して入力するデータPiao〜asは他のデ
ータ入力端子Piaa〜alからの入力データと共にａ
群に入力される。スキヤンインはシステム動作を
停止しスキヤンアドレスSadに印加されるデータ
に従つてａ群内のFFao〜apの何れか１個例えば
FFapを図示省略したがデコーダを介して選択し
スキヤイン端子＊Siaより入力するデータを設定
する。スキヤンアウトはシステム動作を停止しス
キヤンアドレスSadにデータを印加しａ群内の
FFao〜apの何れかを選択しそのスキヤンアウト
出力＊Soを図示省略したが専用のOR／NOR等
を介し外部に送出する。尚＊Soに代えてＱ出力
をスキヤンアウトせしめても良い。ｂ群……ｈ群
においても同様に作動するものとする。 こゝで本実施例においては、第１抑止手段の全
抑止信号入力端子BCsを設け各群のAND１ａ〜
ｈ，AND２ａ〜ｈに接続されており、該BCsに
“０”が印加されるとNANDa〜ｈより“１”が
出力され全群のTSLax〜hxのすべてがHi−Ｚ状
態に強制的に設定される。次に第２抑止手段（複
数）は各群毎に抑止信号入力端子BCa〜ｈが設け
られAND２ａ〜ｈに接続されており、この時は
BCsに“１”が印加された状態において該BCa〜
ｈに“０”が印加されると対応するFFap〜hrの
出力が０となる組合せで該群のTSLがHi−Ｚ状
態に設定される。対応するFFap〜hrが“１”の
ときはNANDa〜ｈの入力条件OR出力に“１”
が出力されており、ａ群の制御ラインに従つて
Hi−Ｚあるいは有効動作状態となる。従つて
BCsが“１”、BCa〜ｈについては何れか任意の
１個例えばBCaに“１”他のBCb〜ｈに“０”を
印加した状態でFFapのＱ出力を“１”、他の
FFbq〜hrを“０”に説定すると共にａ制御ライ
ンを“１”としてTSLaを有効動作状態とすれば
ａ群だけは出力データがBio／ao〜asを介してデ
ータバスに送出されシステム動作状態となり、ｂ
〜ｈ群に属するTSLはすべてHi−Ｚ状態に設定
されバスフアイトを発生することのないａ群の出
力送出が確保される。同様にBCb〜ｈについても
同様に作動する。またBCs、BCa〜ｈの何れにも
“１”が印加されているときはTSLの制御は各群
におけるシステム動作に伴う従来における通常の
方式に変りはない。以上のTSL制御における
BCs、BCa〜ｈの動作組合せを次表に示す。

【表】 以上のように本発明ではTSLが制御出来るの
で、表の(1)のスキヤンイン／アウトモード状態で
は何れの論理回路ａ〜ｈ群もそのTSLがHi−Ｚ
になつておりこの状態ではバスフアイトは発生し
ない。表の(2)、(3)を組合せて得られる有効動作と
なるTSLの論理回路１群とHi−Ｚとなる論理回
路群によつてバス接続テストにおいてバスフアイ
トが発生しない。表の(4)は従来通りである制御に
よつては従来通りバスフアイトが発生する。尚表
(2)、(3)の組合せで有効動作となるTSLの論理回
路群を複数とし故意にバスフアイトを発生するこ
とが出来る。 前段の説明で第１図に示すTTLにより説明し
たが他の半導体素子による構成によつても同様に
実現出来るので本発明の適用はTTLに限るもの
ではない。 (g) 発明の効果 以上説明したように本発明によれば論理回路ブ
ロツク０におけるすべてあるいは各群毎に容易に
そのTSLをHi−Ｚに設定しバスフアイトを発生
することなく、スキヤンイン／アウトあるいはデ
ータバスに接続する状態を設定出来るので従来の
ようにTSL制御の誤りに伴うバスフアイトを意
識することなく試験プログラムならびにデータが
作成出来るトライステート回路の制御方式が得ら
れる。

【図面の簡単な説明】

第１図はトランジスタトランジスタロジツク
（TTL）によるトライステート回路（TSL）の構
成例図および第２図は本発明の一実施例における
トライステート回路の制御方式による論理回路の
ブロツク図である。 図において０は制御対象となる論理回路ブロツ
ク、FFap〜hrはフリツプフロツプ回路、TSLa
〜ｈはトライステート回路、NANDa〜ｈはナン
ド回路、ORa〜ｈはオア回路およびAND１ａ〜
ｈ，AND２ａ〜ｈはアンド回路である。

Claims (1)

【特許請求の範囲】
1. １ データバスに出力信号を送出制御するトライ
   ステート回路を備えた複数の論理回路群より構成
   するデータバス結合システムにあつて、上記全論
   理回路群におけるトライステート回路に有効／抑
   止制御信号を印加する第１抑止手段および各論理
   回路群毎のスキヤンイン／アウトフリツプフロツ
   プ回路の出力に相関の下そのトライステート回路
   に有効／抑止制御信号を印加する複数の第２抑止
   手段を具備し、第１、第２両抑止手段を無作動と
   するときは正常のシステム動作モードとして各論
   理回路群毎における制御信号により各群に所属す
   るトライステート回路を有効／抑止する制御を実
   行し、第１抑止手段を抑止状態としたときは全論
   理回路群のトライステート回路を抑止するスキヤ
   ンイン／アウトモードとし、各論理回路群毎の第
   ２抑止手段を抑止状態としたときは該群に所属す
   るスキヤンイン／アウトフリツプフロツプ回路出
   力のオフ信号に従いそのトライステート回路を抑
   止して他群のバステストモードに供し、該フリツ
   プフロツプ回路出力のオン信号においては正常の
   システム動作モードとして該群の制御信号に従い
   そのトライステート回路を有効／抑止することを
   特徴とするトライステート回路の制御方式。