JPH08233905A - 信号線試験回路 - Google Patents

Abstract

(57)【要約】 【目的】 半田不良や信号線の断線・配線誤り等を簡易
かつ効率良く検出する。 【構成】 順に配置された複数の信号線１１〜１６に対
して互いに異なるタイミングで信号を印加する。この印
加により各信号線から出力される信号のうち奇数番目の
信号線から夫々出力される信号同士、偶数番目の信号線
から夫々出力される信号同士を、論理和回路２１、２２
で順次論理和する。これら奇数番目の信号線の論理和信
号と偶数番目の信号線の論理和信号とが同時に出力され
たとき、少なくとも２本の信号線同士が短絡していると
わかる。これら奇数番目の信号線の論理和信号と偶数番
目の信号線の論理和信号とを更に論理和回路４１を介し
てカウンタ４２で計数し、この計数値が信号線の本数よ
り少ない値であるとき信号線が断線しているとわかる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は信号線試験回路に関し、
特に順に配置された複数の信号線の試験を行う信号線試
験回路に関する。

【０００２】

【従来の技術】プリント基板上に実装された電気・電子
部品等にブリッジ（隣接する端子等が半田により誤って
接続されてしまうこと）や未半田等の半田不良があった
り、プリント基板上の信号線の断線・配線誤り等がある
と正しく動作しなかったり、事故が発生する。そこで、
これらの半田不良や断線等を検出するために、従来から
種々の方法が採られている。

【０００３】例えば、電流計、電圧計等の計測器を用い
る方法や、作業者の目視確認による方法がある。しか
し、これらの方法は作業効率が悪い。

【０００４】ここで、特開昭６４―３８６６７号公報
に、３相電動機を制御するためのパルスを出力するパル
スジェネレータの出力信号の異常を検出する回路が開示
されている。

【０００５】この回路は図６に示されているように、排
他的論理和回路１０及び２０と、その出力信号の立ち上
りに応答してパルスを出力する立ち上り微分回路３０及
び４０と、これら立ち上り微分回路３０及び４０の全出
力の論理和をとる論理和回路５０と、その論理和出力ｅ
を計数するカウンタ６０とから構成されている。

【０００６】かかる構成において、図示せぬパルスジェ
ネレータ側から３相電動機の３相に対応する信号Ａ、
Ｂ、Ｃが入力されると、排他的論理和回路１０から信号
Ａと信号Ｂとの排他的論理和信号ａが出力され、また排
他的論理和回路２０から信号Ｂと信号Ｃとの排他的論理
和信号ｂが出力される。これら両排他的論理和信号の各
立上りタイミングに応答して立ち上り微分回路３０及び
４０からパルスｃ、ｄが夫々出力される。これらのパル
スｃ、ｄは論理和回路５０を介してカウンタ６０に入力
されパルス発生回数が計数される。

【０００７】ここで、信号Ａ、Ｂ、Ｃの信号線に誤配線
や断線があると、カウンタ６０の計数値は、正常時の計
数値と一致しない。したがって、このカウンタ６０の計
数値をみれば、信号Ａ、Ｂ、Ｃの異常を検出することが
できるのである。

【０００８】また、特開昭６２―１２８１６９号公報に
は、半導体装置内の論理回路の出力信号を出力期待信号
と比較することにより論理回路の機能試験を行う技術が
記載されている。

【０００９】さらにまた、特開昭６３―６４７０号公報
には、複数のゲート回路を、シフトレジスタの出力によ
って時間的にずらして動作させることにより、集積回路
の出力端子の導通試験を行う技術が開示されている。

【００１０】

【発明が解決しようとする課題】上述した特開昭６４―
３８６６７号公報の回路によれば、パルスジェネレータ
からの信号線の誤配線や断線を検出することができる。
しかし、立ち上り微分回路が多数必要となるので回路構
成が複雑になるという欠点がある。また、プリント基板
上に実装された電気・電子部品等のブリッジ等による半
田不良を検出することはできないという欠点がある。

【００１１】特開昭６２―１２８１６９号公報の技術に
よれば、論理回路の機能試験を行うことはできるが、半
田不良を検出することはできない。特開昭６３―６４７
０号公報には、出力端子の短絡、断線等の不良の有無を
検査できる旨が記載されているが、どのように検査でき
るのか不明である。

【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は半田不良や信
号線の断線・配線誤り等を簡易かつ効率良く検出できる
信号線試験回路を提供することである。

【００１３】

【課題を解決するための手段】本発明による信号線試験
回路は、順に配置された第１〜第Ｎ（Ｎは３以上の整
数）の信号線の試験を行う信号線試験回路であって、前
記第１〜第Ｎの信号線に対して互いに異なるタイミング
で信号を印加する信号印加手段と、この印加により前記
第１〜第Ｎの信号線から出力される第１〜第Ｎの信号の
うち第（２Ｎ−１）の信号線から夫々出力される信号同
士を論理和する第１の論理和手段と、第１〜第Ｎの信号
のうち第（２Ｎ）の信号線から夫々出力される信号同士
を論理和する第２の論理和手段とを含み、前記第１及び
第２の論理和手段から信号が同時に出力されることによ
り前記第１〜第Ｎの信号線の少なくとも２本の信号線同
士の短絡を検出するようにしたことを特徴とする。

【００１４】

【作用】順に配置された複数の信号線に対して互いに異
なるタイミングで信号を印加する。この印加により各信
号線から出力される信号のうち奇数番目の信号線から夫
々出力される信号同士、偶数番目の信号線から夫々出力
される信号同士を、別々に順次論理和する。これら奇数
番目の信号線の論理和信号と偶数番目の信号線の論理和
信号とが同時に出力されたとき、少なくとも２本の信号
線同士が短絡していると検出する。

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】図１は本発明の一実施例による信号線試験
回路でＬＳＩの出力ポートの信号線を試験する場合を示
す構成図である。図において、本発明の一実施例による
信号線試験回路１は、検査対象であるＬＳＩ１００の出
力ポートに接続されており、信号入力部２と、ブリッジ
検出回路部３と、断線検出回路部４とから構成されてい
る。なお、検出対象はＣＰＵであっても良い。

【００１７】ＬＳＩ１００の出力ポートには６本の信号
線１１〜１６が接続されており、これら信号線は順に配
列されている。そして、これら信号線１１〜１６のうち
奇数番目の信号線１１、１３及び１５が信号入力部２内
の論理和回路２１に入力されている。また、これら信号
線１１〜１６のうち偶数番目の信号線１２、１４及び１
６が信号入力部２内の論理和回路２２に入力されてい
る。

【００１８】つまり、信号線の本数をＮ本とすると、
（２Ｎ−１）番目の信号線が論理和回路２１に入力さ
れ、（２Ｎ）番目の信号線が論理和回路２２に入力され
ることになる。そして、これら両論理和回路２１及び２
２の出力は、ブリッジ検出回路部３内の論理積回路３１
に入力される他、断線検出回路部４内の論理和回路４１
にも入力される。

【００１９】論理積回路３１の出力はラッチ回路３２に
おいてラッチされる。なお、ラッチ回路３２の代わりに
カウンタ回路を用いても良い。一方、論理和回路４１の
出力はカウンタ回路４２に入力され、その出力の立上り
タイミングに応じて計数が行われる。

【００２０】次に、図２〜図４を参照して試験動作につ
いて説明する。

【００２１】まず、信号線１１〜１６に対してＬＳＩ１
００の出力ポートから図２に示されている信号を送出す
る。この場合、図２に示されているように、信号線１１
に１パルス（ハイレベルの部分）送出された後、信号線
１２に１パルス送出され、さらにその後信号線１３に１
パルス送出されるというように、信号線１１〜１６に対
して互いに異なるタイミングで信号が印加される。

【００２２】この印加された信号のうち、奇数番目の信
号線１１、１３及び１５に印加されたものが論理和回路
２１に入力され、偶数番目の信号線１２、１４及び１６
に印加されたものが論理和回路２２に入力される。

【００２３】信号線１１〜１６及びＬＳＩ１００の出力
ポートに何ら異常がなければ、図２に示されているまま
で論理和回路２１及び２２に入力されるため、全てのパ
ルスが異なるタイミングのまま論理積回路３１に入力さ
れる。よって、論理積回路３１の出力はローレベルのま
まであり、ラッチ回路３２の出力３２０はローレベルと
なる。よって、ブリッジが生じていないことがわかる。

【００２４】また、全てのパルスが異なるタイミングの
まま論理和回路４１に入力されるため、その出力の立上
りタイミングに応じて計数を行うカウンタ回路４２のカ
ウント値は「６」になり、信号線の本数と一致する。よ
って、断線が生じていないことがわかる。

【００２５】ここで、信号線１１〜１６のいずれか２本
の間にブリッジが生じていることによって電気的に接続
されている場合には、以下のようになる。例えば、信号
線１３と信号線１４との間にブリッジが生じていた場
合、図３に示されているように信号線１３及び信号線１
４に２パルスずつ生じる。これは、本来各信号線に１パ
ルスずつ生じているはずであるものが、ブリッジによっ
て信号線１３と信号線１４とが電気的に接続されている
ために、２パルスずつ生じたものである。

【００２６】すなわち、信号線１３への本来のパルスの
タイミングと同一のタイミングで信号線１４にもパルス
が生じ、また信号線１４への本来のパルスのタイミング
と同一のタイミングで信号線１３にもパルスが生じるこ
とにより、図３に示されている波形図になるのである。
したがって、この信号線１３及び１４のパルスによって
論理積回路３１の出力はローレベルからハイレベルに変
化し、ラッチ回路３２の出力３２０もハイレベルとな
る。

【００２７】よって、ラッチ回路３２の出力３２０をみ
れば、ブリッジが生じていることがわかるのである。

【００２８】また、信号線１１〜１６のいずれかが断線
している場合には、以下のようになる。例えば、信号線
１３が途中で断線していた場合、図４に示されているよ
うに信号線１３にはパルスが生じない（破線部分）。こ
れは、本来各信号線に１パルスずつ生じているはずであ
るものが、断線によって信号線１３にパルスが生じなく
なったものである。したがって、信号線１１〜１６のパ
ルスの立上りタイミングに応じて計数を行うカウンタ回
路４２のカウント値は「５」になり、信号線の本数より
少ない数であり両者は一致しない。

【００２９】よって、カウンタ回路４２の出力４２０を
みれば断線が生じているかどうかがわかるのである。

【００３０】以上は試験対象がＬＳＩの場合、すなわち
図２に示されている信号を出力できる場合について説明
した。次に、試験対象が単なる信号線、すなわちプリン
ト基板上の信号線等の場合について図５を参照して説明
する。

【００３１】図５は本発明の一実施例による信号線試験
回路でプリント基板上の信号線を試験する場合を示す構
成図であり、図１と同等部分は同一符号により示されて
いる。

【００３２】図５において、試験対象であるプリント基
板１０１には信号線１１〜１６が順に配置されており、
これら信号線１１〜１６にはパルス生成回路１０２から
抵抗群を介して図２と同様な信号が印加される。そし
て、図１の場合と同様に、これら信号線１１〜１６のう
ち奇数番目の信号線１１、１３及び１５が論理和回路２
１に入力され、偶数番目の信号線１２、１４及び１６が
論理和回路２２に入力されている。

【００３３】かかる構成によれば、上述の場合と同様
に、ラッチ回路３２の出力３２０をみれば、ブリッジが
生じていることがわかり、またカウンタ回路４２の出力
４２０をみれば断線が生じているかどうかがわかるので
ある。

【００３４】つまり、検出対象がＬＳＩやＣＰＵの出力
ポート等の信号線である場合はソフトウェア制御により
各信号線に対してパルスを出力させて試験を行い、検出
対象が信号を伝達するだけの単なる信号線である場合は
パルス生成回路を設けて外部からパルスを入力すること
により試験を行うのである。

【００３５】要するに本発明では、順に配置された複数
の信号線に対して互いに異なるタイミングで信号を印加
しているのである。そして、この印加により各信号線か
ら出力される信号のうち奇数番目の信号線から夫々出力
される信号同士、偶数番目の信号線から夫々出力される
信号同士を、別々に順次論理和することにより、これら
奇数番目の信号線と偶数番目の信号線とから同時に信号
が出力されたとき少なくとも２本の信号線同士が短絡し
ているとわかるのである。また、奇数番目の信号線の論
理和信号と偶数番目の信号線の論理和信号とを更に論理
和した後、これを計数することにより、この計数値が信
号線の本数より少ない値であるとき信号線が断線してい
るとわかるのである。

【００３６】よって、目視検査では検出しづらい信号線
の断線（ＩＣ・コネクタ等の未半田、プリント基板内層
の断線等）やブリッジ（端子間の狭いＩＣの半田部分の
誤接続）等の不良を簡易な回路構成で、効率良く検出す
ることができるのである。これにより、検査時間の大幅
な削減と製品品質、信頼性を向上させることができるの
である。

【００３７】なお、ブリッジによる隣接する信号線同士
の短絡状態のみならず、任意の信号線同士の短絡を検出
することもできることは明らかである。

【００３８】また、上述の実施例では信号線の本数が６
本の場合を例にとって説明したが、本発明はこの本数に
限定されない。信号線の本数が２本の場合には、論理和
回路２１及び２２が不要になり、両信号線をそのまま論
理積回路３１、論理和回路４１に夫々入力すれば良い。
３本の場合には論理和回路２２のみが不要になる。４本
以上の場合には、論理和回路２１及び２２を用いて上述
した実施例と同様に構成すれば良い。

【００３９】

【発明の効果】以上説明したように本発明は、順に配置
された複数の信号線に対して互いに異なるタイミングで
信号を印加し、この印加により各信号線から出力される
信号のうち奇数番目の信号線から夫々出力される信号同
士、偶数番目の信号線から夫々出力される信号同士を、
別々に順次論理和することにより、これら奇数番目の信
号線と偶数番目の信号線とから同時に信号が出力された
とき少なくとも２本の信号線同士が短絡しているとわか
り、また全ての信号線の信号を計数することにより、信
号線の断線がわかるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例による信号線試験回路でＬＳＩ
の出力ポートの信号線を試験する場合を示す構成図であ
る。

【図２】本発明の第１及び第２の実施例による信号線試
験回路の動作を示すタイムチャートである。

【図３】ブリッジが生じている場合を示すタイムチャー
トである。

【図４】断線が生じている場合を示すタイムチャートで
ある。

【図５】本発明の実施例による信号線試験回路でプリン
ト基板上の信号線を試験する場合を示す構成図である。

【図６】従来の試験回路の回路構成図である。

【符号の説明】

１１〜１６ 信号線 ２１、２２、４１ 論理和回路 ３１ 論理積回路 ３２ ラッチ回路 ４２ カウンタ回路 １００ ＬＳＩ １０１ プリント基板

Claims (2)

【特許請求の範囲】
1. 【請求項１】 順に配置された第１〜第Ｎ（Ｎは３以上
   の整数）の信号線の試験を行う信号線試験回路であっ
   て、前記第１〜第Ｎの信号線に対して互いに異なるタイ
   ミングで信号を印加する信号印加手段と、この印加によ
   り前記第１〜第Ｎの信号線から出力される第１〜第Ｎの
   信号のうち第（２Ｎ−１）の信号線から夫々出力される
   信号同士を論理和する第１の論理和手段と、第１〜第Ｎ
   の信号のうち第（２Ｎ）の信号線から夫々出力される信
   号同士を論理和する第２の論理和手段とを含み、前記第
   １及び第２の論理和手段から信号が同時に出力されるこ
   とにより前記第１〜第Ｎの信号線の少なくとも２本の信
   号線同士の短絡を検出するようにしたことを特徴とする
   信号線試験回路。
2. 【請求項２】 前記第１及び第２の論理和手段からの出
   力信号の合計出力回数を計数する計数手段を更に含み、
   この計数値と前記Ｎの値との差によって前記第１〜第Ｎ
   の信号線のうち断線した信号線を検出するようにしたこ
   とを特徴とする請求項１記載の信号線試験回路。