TW527491B - Test method and test circuit for electronic device - Google Patents

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經濟部智慧財產局員工消費合作社印製 527491 A7 - B7 五、發明說明（1 ) 本發明之背景 本發明有關於用於電子裝置之一測試電路，以及尤特 別地有關於用以探測連接被併合於電子裝置中之數個半導 體裝置（1C、LSI)之匯流排線路之短路誤失或斷路誤失。 用以檢查瑕疵之斷/短路測試，諸如短路橫過匯流排 線路’短路橫過輸入/輸出銷，匯流排線路之斷路，匯流 排線路和輸入/輸出銷之間之斷開，等，係通常於電子裝 置之父運之前實施。用以執行此斷/短路測試之測試電路 係通常併合入一半導體裝置内。例如，一種原因是在晶方 尺寸封裝（CSP)中，諸如球狀栅極陣列（BGA)，輸入/輸出 銷，於安裝CSP於板上之後並不呈現於板之外面。隨後吾 人不可能藉引導探針進入與輸出/輸入銷之接觸中來實施 利用一探測所須要之斷/短路測試。 此測試電路通過連接半導體裝置和測試電路之匯流排 線路而供應一具有特定測試資料之半導體裝置。此測試電 路測定自半導體裝置輸出之資料是否係相等於預期之資料 ，藉以探測橫越此匯流排線路之短路以及匯流排線路之斷 路。 曰本公佈之待審專利申請案第5-99980號透露一種測 °式電裝置之方法。如第1圖内所示者，數個半導體裝置包 括被計量半導體裝置1含一測試電路la，以及一計量之半 導體裳置2含-接收電路2a之接收自測試電路^之信號者 係安裝於一板上。被計量裝置丨之輸入/輸出銷pal—p⑽係 通過匯流排線路DB1-DBn而連接至該計量之裝置2之輸入/ f請先閱讀贵面之注意事項再填寫本頁} -·丨訂， --線·

經濟部智慧財產局員工消費合作社印製 527491 ^ A7 -- _ B7 五、發明說明（2) 輸出銷Pbl-Pbn。此測試電路係選擇一特定之輸入/輸出銷 ，例如Pal，自選擇之輸入/輸出銷Pal輸出此資料“1:H位 準’’ ’以及自另一個，未經選擇之輸入/輸出銷Pa2-Pan輸 出此資料“0:L位準”。 如果預期之值“1”係未在計量之裝置2之輸入/輸出銷 Pbl處被探測時，此測試電路係測定該匯流排線路db ^ DBn連接此輸入/輸出銷係斷路，或者 δ玄匯流排線路DB Ι-DBn係未與輸入/輸出銷pai_pan以及 Pbl-Pbn相連接（探測斷路誤失）。在自其餘輸入/輸出銷之 資料之基礎上，除了對此特殊之輸入/輸出銷pbl以外，如 果此邏輯值“ 1”係經測得時，吾人即確定有一短路橫越此 楝測之輸入/輸出銷（Pa2-Pan、Pb2-Pbn)，以及此特殊之輸 入/輸出銷Pal、Pbl，或者橫越此匯流排線路DBl-DBn。 藉依照其貫質之地址來依序地選擇輸入/輸出銷，此測試 電路係為所有之被計量裝置丨之輸入/輸出銷Pal_Pan而實 施此斷路及短路測試。 在某些電裝置中，此匯流排線路DBl-DBn係在浮懸 狀態。在此一情況中，即令是如果此選擇之輸入/輸出銷 有一斷路誤失，但當此匯流排線路DB1 -DBn有電荷堆積 時，此計量裝置2之輸入/輸出銷Pbl_Pbn之邏輯值可能地 可以設定至預期值“1”。在此一情況中，縱使此選擇之輸 入/輸出銷有此斷路誤失，吾人仍確定為正常。亦即謂， 此斷路係未被測得。 虽輸入/輸出銷Pa Ι-Pan係依照實質之地址而依序地選 本紙張尺度適用中國國家標準（CNS)A4規格⑽X 297公餐） Μ--------^---------線 (請先閱讀臂面之注意事項再填寫本頁) 527491 A7 _ ___ B7 五、發明說明（3 ) 擇時，輸入/輸出銷Pal-Pan之邏輯值係依照實質之地址依 序地設定至“1”。在此一情況中，有電荷殘留在先前選擇 之輸入/輸出銷之匯流排線路上之可能性。當計量之茫置2 之一特殊輸入/輸出銷係對Pb3之前之輸入/輸出銷pbl或 Pb2時，例如，此殘留電荷有時可以使測試電路探測邏輯 值“1”，它係相同於輸入/輸出銷Pb3之預期值。在此一情 況中，勿論此輸入/輸出銷Pbl、Pb2係正確地被連接，它 們仍然是被確定為有一短路誤失。 當被計量裝置1之輸出驅動機（緩衝器）之驅動能力係 高時，即令是如果電荷在選擇之匯流排線路DB3上，例如 ，些許地漏電，如果輸出驅動機之驅動能力係充分地高以 克服電荷之漏電時，此測試電路將探測此邏輯值“ 1，，，於 輸入/輸出銷Pb3處，那係一如預期之值一樣。亦即，此輸 入/輸出銷Pa3、Pb3，以及匯流排線路DB3係測定為正常 〇 經濟部智慧財產局員工消費合作社印製 ------一----¾.-----------Ρ — 訂 r (請先閱讀脅面之注意事項再填寫本頁) 不過’如果計量之裝置2之輸出驅動機之驅動能力係 低時，即令是如果此計量之裝置2輸出邏輯值“1”，如果此 計量裝置2之輸出驅動機之驅動能力係不足夠以抵消電荷 之漏電時’被計量裝置1之輸入/輸出銷Pa3係被供應以邏 輯值“0”。因此，雖然裝置1和裝置2之間之連接係故障， 但吾人仍測定為正常；或者相反地，雖然它係正常，吾人 仍測定為誤失。 為了要防止此類誤失，當利用測試電路1 a和接收電路 2a實施此測試時，吾人可想來雙向地傳輸及接收資料於被 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527491 A7 ____ _B7__ 五、發明說明（4 ) 計量裝置1和計量之裝置2之間。不過，使用此測試電路la 和接收電路2a導引至增大裝置1和裝置2之電路大小。 第2圖係裝設有一測試電路之早期技藝半導體裝置1〇〇 之不意性略圖。此半導體裝置1〇〇有數個輸入增耗墊IN〇_ INn，多個輸出增耗墊DQ〇-DQn，以及一測試輸入增耗墊 IN。此輸入增耗塾iNO-INn係各連接至輸入緩衝器281，並 通過内部匯流排線路BUn至一内部電路282。此輸出增耗 墊DQO-DQn係各連接至輸出緩衝器283，並通過内部匯流 排線路BLout至内部電路282。 此輸入增耗墊INO-INn係連接至各自之測試電路285。 此測試電路285通過輸入增耗墊iN〇-lNn自一外部裝置接收 測試信號。此測試電路285係亦各連接至單一測試輸入增 耗墊IN，並通過此測試輸入增耗墊IN自外部裝置接收一 測試信號。此輸出增耗墊DQ0-DQn係各連接至測試專用 輸出電路286，以及此測試專用輸出電路286係通過測試專 用内部匯流排線路BLex而各連接至測試電路285。 此測試電路285通過輸入增耗墊ιΝ0·ΙΝη和測試輸入增 耗墊IN而自外部裝置接收測試信號，並供應探測信號通 過此測試專用内部匯流排線路BLex至測試專用輸出電路 286。此測試專用輸出電路，為回應於探測信號，通過輸 出增耗墊DQO-DQn而供應回應信號至外部裝置。 當CSP之終端連接至輸入增耗墊ιν〇·ΙΝιι，以及此測 試輸入增耗墊IN係適當地連接至板之佈線時，此測試電 路285接收此測試信號，並釋出此探測信號。另一方面， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------^--- (請先閱讀臂面之注意事項再填寫本頁) 訂： --線· 經濟部智慧財產局員工消費合作社印製 527491 A7

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田此終端係未適當地被連接（非可導電）時，此測試電路285 並不釋出此探測信號，以及此測試專用輸出電路286並不 輸出回應信號。 當csp之終端經連接至輸出增耗墊〇卩0-;〇(^11者係適當 地連接至板之佈線時，自測試專用輸出電路286之回應信 唬係供應至外部裝置。另一方面，當此終端係未適當地連 接（非可導電）時，自測試專用輸出電路286之回應信號係 未供應至此外部裝置。因此，根據回應信號之出現，cSp 之終端和板之佈線之間之此連接（繼續狀態）係經確定。 不過，測試電路285，測試專用輸出電路286，測試專 用内部匯流排線路BLex等之供應將增大此半導體裝置之 電路尺寸。 此外，當一連續測試係在一半導體裝置上實施時，如 果有一連續之誤失在另一半導體裝置中時，在連續誤失之 基礎上，此另一半導體裝置將被選擇來作測試。在此一情 况下，數個半導體裝置在此板上同一時間地操作，以及匯 流排競爭情況係在板上產生。依此，除了此操作係正被測 試外吾人需要來管理半導體裝置之操作。 本發明之概述 本發明係以前述環境為著眼而形成，以及本發明之目 的係在提供-種測試電子裝置之方法，它安全地執行此斷 /短路測試，同時防止用於測試之電路區域之增大。 為了要完成前述目的，測試一電子裝置之方法包括第 一和第二半導體裝置以數個匯流排線路而相互連結者係經 ------ί----r-----------"翁訂*---------^IA (請先閱讀臂面之注意事項再填寫本頁) -n I I n

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本紙張尺錢財目國家標準（CNS)a4格（210 X 297公髮) I If I . A7 B7 五、發明說明（6 ) 提供。首先’此第一半導體 至匯流排線路之所選擇之：第一邏輯輸出信號供應 一’隨後，此第二半導體裝置自 =之匯流排線路獲取第一匯流排線路信號。此第二半 出信號置:t!:此第一匯流排線路信號以產生-第二邏輯輸 -半導體裝置1導體裝置傳送第二邏輯輸出信號至此第 、。^第_半導縣置自此選擇之匯流排線路 收一第二匯流排線路信號。此第-半導體裝置比較此第 一邏輯輸出信號和第二匯流排線路信號以探測此第一半導 體裝置和第二半導體裝置之間之連接。 在本發明之另-觀點中，測試一電子裝置之方法包括 第一和第二半導體裝置以數個匯流排線路而相互連接者传 經提供，首先，此第-半導體裝置以第—邏輯輸出信號供 應至匯流排線路之所選擇之—。隨後，此第二半導體裝置 自此選擇之匯流排線賴取第—匯流排線路㈣。於輸出 此第一邏輯輸出信號之後，此第一半導體 邏輯輸出信號係第一邏輯輸出信號之叫収信號者，並: 應此選擇之匯流排線路以此第二邏輯輸出信號。此第二半 導體裝置輸出此獲取之第一匯流排線路信號。此第一半導 體裝置自此選擇之匯流排線路接收一第二匯流排線路信號 。此第-半導體裝置比較第_邏輯輸出信號和此接收之第 二匯流排線路信號以判斷第一半導體裝置和第二半導體裝 置之間之連接。 、 工 訂 在本發明之另一觀點中，一電子裝置包含第一和第二 半導體裝置以數個匯流排線路而相互連接者係經提供。此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 五、發明說明（7 ) 第半導體裝置包括一第一輸出電路’經連接至各匿流排 線路用以供應各匯流排線路以-第-邏輯輸出信號，以及 一比較電路經連接至各匯流排線路。此第二半導體裝置包 括一輸出電路經連接至各匯流排線路用以獲取—第一匿流 排線路信號，-第二輸出電路倒反此第一匯流排線路^ 以產生_第二邏輯輸出信號，並以第二邏輯輸出信號供應 至相當之匯流排線路。此比較電路接收—第二匯流排線路 k號，並比較第—邏輯輸出信號和此第二匯流排線路信號 以產生有關於第-半導體裝置和第二半導體裝置之間之連 接之一判斷信號。 經濟部智慧財產局員工消費合作社印製 路 匯 比 於 在本發明之另一觀點中，一電子裝置包含第_和第二 半導體裝置以數個匯流排線路以相互連接者係經提供。此 第-半導體裝置包括-第-輸出電路經連接至各匯流排線 路用以供應各匯流排線路以第一邏輯輸出信號…倒反輸 出電路供應各匯流排線路以一第二邏輯輸出信號，而此第 二邏輯輸出信號係於第一輸出電路供應第—邏輯輸出信號 之後之第-邏輯輸出信號之倒反之信號。一比較電料經 連接至各匯流排線路。此第二半導體裝置包括一輸出電 ，連接至各匯流排線路用以獲取—第—匯流排線路信號 :第二輸出電路以此第一匯流排線路信號供應一相當之 流排線路。此比較電路接收一第二匯流排線路信號:並 車又第邏輯輸出信號和第二匯流排線路信號以產生有關π 第—半導體裝置和第二半導體裝置之間之連接之一判斷信 號。 本紐尺度適用中國國家蘇(CNS)A4規格⑽χ 297公餐)~—〜'—'—.—. -10 - w/4yi A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 在本發明之另一觀點中，_ T +導體裝置係經提供，它 二輸出終端、—内部電路、第-匯流排線路 減輸人終端和輸出終端，分別地連接輸出終端 二二電路之第二匯流排線路’以及經由測試信號傳輸路 終端和輸出終端之間所連接之測試電路。第一匯 流排線路或第二匯流排線路之至少一部分係 輸路線所分享。 得 、本發明之其他觀點和優點自下列關聯附圖，以舉例方 式說明本㈣之原理所作之說明將變更益為顯明。 圖式之簡要說明 本發明，連同其目的和優點，藉參考下列以附圖為準 之較佳具體例所呈現之說明，可以有更佳之瞭解： 第1圖係一傳統式電子裝置之示意性方塊圖； 第2圖係一傳統式半導體裝置之示意性略圖； 第3圖係依照本發明之第一具體例之電子裝置之一示 意性電路圖； 第4圖係信號波形圖，說明第3圖内電子裝置之操作； 第5圖係依照本發明之第二具體例之電子裝置之示意 性電路圖； 第6圖係一信號波形圖，說明第5圖内電子裝置之操作 第7圖係依照本發明之第三具體例之電子裝置之示意 性電路圖； 第8圖係依照本發明之第四具體例之一 SDRAM之示意 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .丨丨！丨！ ί· .!1 訂 i— — — — — — - (請先閱讀臂面之注意事項再填寫本 527491 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 性略圖； 第9圖係第8圖内SDRAM之各方塊之電路圖； 第10圖係依照本發明之第五具體例之一 SDRAM之示 意性略圖； 第11圖係依照本發明之第六具體例之一 SDRAM之定 位電路之電路圖； 苐12圖係一起動電路和一測定電路之電路圖； 第13圖係第12圖中測定電路之一測定信號之波形圖； 第14圖係依照本發明之第七具體例之一 sdraM之定 位電路之電路圖； 第15圖係依照本發明之第八具體例之一 sdRAM之定 位電路之電路圖； 第16圖係依照本發明之第九具體例之一 SDRAM之定 位電路之電路圖； 第17圖係依照本發明之另一定位電路之電路圖； 第18圖係本發明之一測試信號和一測定信號之一波形 圖；以及 第19圖係依照本發明之一匯流排驅動電路之電路圖。 較佳具體例之詳細說明 在附圖中，遍及各圖之相同代號係用作相同之元件。 [第一具體例] 第3圖係依照本發明之第一具體例之一電子裝置2〇〇之 示意性電路圖。此電子裝置200包括數個半導體裝置（ic) ，此等1C包括一中央處理單元CPU 1〇安裝在一板（圖中未 ------i----r I------11 l· I ---I----—A (請先閱讀嘴面之注意事項再填寫本頁) 12

)27491 1、發明說明（10) 說明）上，以及一記憶體單元30。此CPU 10係一計量之IC 以及此記憶體30係一被計量之IC。CPU 1〇之輸入/輸出銷 Pa 1 _pan (Pal代表性地說明）係通過匯流排線路db (DB1代表性地說明）而各連接至記憶體3〇之輸入/輸出銷 Pbl-Pbn (Pal代表性地說明）。此匯流排線路DB1_DBn係經 如此設計，即它們係電懸浮。 此CPU 10包括數個資料輸出單元丨丨各連接至輸入/輸 出銷Pal-Pan以及數個資料比較單元12。第3圖說明一資料 輸出單元11經連接至輸入/輸出銷pa 1和一資料比較單元12 。其餘之資料輸出單元和其餘之資料比較單元有如同資料 輸出單元11和資料比較單元12之相同組態。 此資料輸出單元11包括三個反相器13-15，一 PMOS電 晶體16，以及一NMOS電晶體17。此反相器13係適當地為 一 CMOS反相器。此反相器13之第一終端係通過此PM〇s 電晶體16而連接至高電位電源Vcc，以及其第二終端係通 過NMOS電晶體17而連接至一低電位電源（接地線）GND。 PMOS電晶體16之閘極自反相器14接收一倒反之控制信號 Φ0ΕΑ。NMOS電晶體17之閘極接收此控制信號Φ〇εα。反 相器13之輸入終端自CPU 10之一内部電路（未在圖中顯示） 接收由反相器15所倒反之一信號資料。反相器13之輸出終 端係連接至輸入/輸出銷Pal。當控制信號φ〇ΕΑ係在高位 準時反相器13係經啟動，並供應此資料至輸入/輸出銷Pal。 此資料比較單元12包括兩個反及電路18、19，一反或 電路20 ’以及五個反相器21-2 5。反及電路18之第一輸入 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — — — — — ·1111111 ^ ·11111111 (請先閱讀臂面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 13 W7491

五、 經濟部智慧財產局員工消費合作社印製 發明說明（11) 終端係經供應以由反相器21所反相之資料，以及第二輸入 終端係經供應以由反相器22所倒反之信號。此反相器22之 輸入終端係連接至輸入/輸出銷pal。 反及電路19之第一輸入終端係供應以資料，以及第二 輸入終端係供應以自反相器22由反相器24之信號所倒反之 輸出信號。此反或電路20接收由反相器23所倒反之反及電 路18之輸出，以及由反相器25所倒反之此反及電路丨9之輸 出，並產生一測定信號(|)JDG。當DATA之邏輯值和輸入/ 輸出銷Pal之資料係相等時，此資料比較單元12輸出此測 定信號(|)JDG(低位準），以及當邏輯值係不相等時此信號係 高位準。 記憶體30包括多個接扣3 1和多個邏輯單元32，它們係 各連接至輸入/輸出銷Pb 1 -Pbn。第3圖說明一接扣3 1經連 接至輸入/輸出銷Pb 1和一個邏輯單元32。此其餘之接扣31 和邏輯單元32有一如接扣3 1和邏輯單元32之相同組態如 第3圖内所示。 此接扣31包括一轉移閘33，一接扣電路34，反相器35a 、35b，一遲延電路35c，一控制電路35d，以及一再設定 電路36。此轉移閘33係適當地為一 CMOS轉移閘，它係被 連接於輸入/輸出銷Pbl和接扣電路34之間。轉移閘之PMOS 電晶體之閘極自遲延電路35c和反相器35a接收一遲延之和 倒反之控制信號φΙΝΒ。轉移閘33之NM0S電晶體之閘極自 遲延電路35c接收遲延之控制信號φΙΝΒ。此遲延電路35c 係可以一反相器之偶數適當地組態。 本紙張尺度顧+ _家標準（CNS)A4規格（210 X 297公爱） -^1 ϋ ·ϋ ϋ ϋ n n I n t mmmam eemm 0 ϋ ϋ I n ·1 _1 ^t -ϋ ·ϋ I ϋ -_1 n I · (請先閱讀脅面之注意事項再填寫本頁) 14 527491 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明（l2) 再設定電路36包括一 CMOS反相器36a，一 PMOS電晶 體36b，以及一NMOS電晶體36c。反相器36a之輸入終端 係連接至輸入/輸出銷Pbl，以及此輸出終端係連接至接扣 電路34。反相器36a之第一電源終端係通過PMOS電晶體 36b而連接至一高電位電源Vcc，以及第二電源終端係通 過NMOS電晶體36c而連接至接地線GND。PMOS電晶體36b 之閘極自控制電路35d接收一控制信號Μ，以及NMOS電 晶體36c之閘極接收由反相器35b所倒反之控制信號Μ。 此控制電路35d包括一反及電路35e和一奇數級（三級) 反相器35f。此反及電路35e接收此控制信號φΙΝΒ，以及此 控制信號ΦΙΝΒ由奇數級反相器35f所倒反，並輸出此控制 信號Μ。此控制信號Μ用於一特殊時期時係低位準，作為 此控制信號φΙΝΒ時昇高。控制信號Μ係低位準之時刻係較 由遲延電路35c之控制信號φΙΝΒ之遲延時間為短。此再設 定電路36如由此控制信號Μ所測定地一樣來再設定此接扣 電路34。 此接扣電路34包括兩個反相器34a、34b。反相器34a 之輸入終端係連接至轉移閘33，以及其輸出終端係連接至 反相器34b之輸入終端。反相器34b之輸出終端係連接至反 相器34a之輸入終端。轉移閘33和反相器34a之輸入終端之 間之一節點N係接扣電路34之輸出節點，它係連接至邏輯 單元32。如果此轉移閘33係以高位準控制信號φΙΝΒ形成 可導電時，此接扣電路將鎖住此DATA供應至輸入/輸出銷 Pbl。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀脅面之注意事項再填寫本頁) 15 527491 A7 -----B7 五、發明說明（l3) 邏輯單元32包括一轉移閘37、三個反相器38至40、一 PMOS電晶體41、一 NMOS電晶體42。此轉移閘37係適當 地一 CMOS型轉移閘。此轉移閘37係連接於接扣31之節點 N和反相器39之輸入終端之間。轉移閘37之1>厘〇8電晶體 之閘極係經供應以由反相器38所倒反之控制信號φ〇ΕΒ。 NM0S電晶體之閘極係供應以此控制信號+oeb。 反相器39適當地係一 CMOS型反相器。反相器39之第 一電源係通過此PMOS電晶體41而連接至高電位電源Vcc ，以及第二電源終端係通過>^^[(；)8電晶體42而連接至接地 線。PMOS電晶體41之閘極係供應以由反相器4〇所倒反之 控制信號φΟΕΒ，以及NMOS電晶體42之閘極係供應以控 制信號φΟΕΒ。反相器39之輸出終端係連接至輸入/輸出銷 Pbl。如果此轉移閘37係以高位準控制信號φ〇ΕΒ形成導電 體以及反相器39係已啟動時，此反相之！)八丁八係供應至輸 入/輸出銷Pbl。 CPU 10和記憶體30回應一測試模式信號而進入此測 试模式，並產生此DATA和控制信號φ〇ΕΑ、φΟΕΒ、φΙΝΒ 一如第4圖内所示。此測試程序現在將藉分開其成為諸步 驟而說明。第一步驟起始以控制信號0ΕΑ之發生，第二步 驟起始以控制信號φΙΝΒ之發生，以及第三步驟起始以控 制信號φΟΕΒ之發生。 首先’此CPU 10依照銷之貫質地址依序地為回應測 β式模式k號而選擇一^寺殊之輸入/輸出銷Pa 1。亦即，此cpu 10之内部電路（圖中未顯示），由於測試模式信號之輸入於 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ______5----r---- (請先閱讀嘴面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 I I ·11111111 —AVI — — — — — — — — — — — — — — — — — — 16 527491 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（Η) 一特定時間業已過去之後，供應每一資料輸出單元11以邏 輯值“1”之DATA，並依序地設定每一輸入/輸出銷Pal-Pan 之邏輯值至“1”。換言之，CPU 10之内部電路依序地供應 此輸入/輸出銷以邏輯值“1000.··〇”、“0100··.〇”、“001 〇··.〇” 、…、“0000…1”。此後，測試程序將把焦點放在輸入/輸 出銷Pal上來討論。 (1)，當CPU 10和記憶體30係適當地連接時： 狀況（1-1):此CPU 10輸出邏輯值“1”之DATA。 在此第一步驟中，當控制信號φΟΕΑ發生時，此PMOS 電晶體16和NM0S電晶體17係接上，以及反相器13係經啟 動。此反相器13供應此輸入/輸出銷Pal以邏輯值“1”之 DATA。邏輯值“ 1 ”之DATA係通過匯流排線路DB1和記憶 體30之輸入/輸出銷Pbl而供應至接扣31。 在第二步驟中，當控制信號φΙΝΒ發生時，在一特定 時間中，此控制信號Μ係保持在低位準，以及此再設定電 路36係經啟動。此再設定電路36接收邏輯值“1”之DATA， 並再設定在節點N處之電位準至低位準。於遲延電路352 之延遲時間已過去之後，當轉移閘33在高位準處係供應以 控制信號φΙΝΒ時，此轉移閘33係形成為電導體，以及控 制信號Μ之發生解除反相器36a之致動。隨後，此DATA係 通過此轉移閘33而供應至接扣電路34。此接扣電路34鎖住 邏輯值“1”之DATA，藉以使此節點N係保持在相當於邏輯 值“1”之一電位。此後，此控制信號φΟΕΑ下降，以及反相 器13係解除致動。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 17 — — — — — — — — — — — — — ·1111111 11111111 (請先閱讀贵面之注意事項再填寫本頁) 527491 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（IS) 在第三步驟中，當控制信號φ0ΕΒ發生時，此轉移閘37 係形成為可導電。此反相器39係啟動並供應以由接扣電路 34所鎖住之DATA。此反相器39倒反邏輯值“1，，之DATA， 並供應此輸入/輸出銷Pb 1以邏輯值之DATA。 邏輯值“0”之DATA係經由匯流排線路PB1而供應至 cpu ίο之輸入/輸出銷Pal。此資料比較單元12比較邏輯值 〇之DATA與由CPU 10所供應之邏輯值“1”之DATA，並輸 出有一高位準之測定信號((JDG。 狀況（1-2):此CPU 10輸出邏輯值‘‘〇，，之DATA。 在第一步驟中’反相器13係由控制信號係高位準時啟 動，以及邏輯值“0”之DATA係供應至輸入/輸出銷Pal。 在第二步驟中，首先，此再設定電路36係由此控制信 唬φΙΝΒ在高位準啟動，以及在邏輯值“〇，，之DATA之基礎 上，在節點N處之電位係再設定至低位準。此後，此轉移 閘33係形成為可導電，以及此接扣電路34自輸入/輸出銷 Pbl和轉移閘33鎖住邏輯值‘‘〇，，之dATA。 在第三步驟中，此轉移閘37係由控制信號φΟΕΒ係在 南位準處者形成可導電，以及反相器39係經啟動。反相器 39供應此輸入/輸出銷pbl以邏輯值“丨，，之DATA。此資料比 較單元12比較邏輯值“丨，，之DATA與自cpu 1〇所供應之邏 輯值“0”之DATA，並輸出測定信號之有此高位準者 〇 在狀況（1-1)及（1-2)中，勿論自CPU 1〇輸出之資料之 邏輯值如何，如果有此高位準之測定信號+JDg係在第三 本紙張尺度涵中國國家標準（CNSU4規格mo X 297公楚 — Γ — — — — I- — lull·— ·11111111 —A (請先閲讀脅面之注意事項再填寫本頁) -1 ·ϋ ί n ϋ mM§ ·ϋ n ϋ ϋ I n ϋ I ϋ n < 18 527491 A7

經濟部智慧財產局員工消費合作社印製 五、發明說明（Ιό) 步驟處輸出時，此CPU 10將敎該輸人/輸出銷pai、pbi ，以及匯流排線路DB1係適當地相連接。 在此第三步驟中，此記憶體30對CPU 10送回在第一 步驟中發送至匯流排線路DB i之資料之倒反邏輯值之資料 因此此連接測試係未由在匯流排線路db 1 -DBn上之 殘餘電荷所影響。 狀況（2-1):由於匯流排線路Dm_DBn或輸入/輸出銷 Pal_Pan、Pbl-Pbn之靠近之短路誤失。 假设有一知:路誤失產生於輸入/輸出銷Pal、pbl及匯 流排線路DB1之間具有邏輯值“i，，輸出，以及此輸入/輸出 銷Pa2、Pb2和匯流排線路DB2之間具有邏輯值“〇，，輸出。 在此一情況下，在輸入/輸出銷Pal處之電位變化係與在輸 入/輸出銷Pa2處之電位變化完全相同。依此，在輸入/輸 出銷Pa2處資料之邏輯值相反於在正常情況中者而改變。 因此，在第三步驟中，DATA之邏輯值與輸入/輸出銷Pa2 處資料之邏輯值一致，以及此比較單元12相當於輸入/輸 出銷Pa2者輸出有低位準之測定信號((jdg。 當輸入/輸出銷Pa 1、Pb 1和匯流排線路DB 1之邏輯值 係“0”，以及輸入/輸出銷Pa2、Pb2，和匯流排線路DB2之 邏輯值係“1”時，同樣地，在輸入/輸出銷Pal處資料之邏 輯值相反於正常情況中者而改變。因此，在第三步驟中， DATA之邏輯值與輸入/輸出銷Pal處資料之邏輯值一致， 以及此比較單元12相當於輸入/輸出銷Pal者輸出低位準之 測定信號(KDG。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 19 Μ--------^---------^ (請先閱讀嘴面之注意事項再填寫本頁) 527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（π) 此CPU 10在測定信號CJJDG之基礎上測定cpu 1〇和記 憶體30之間之連接係在相當於比較單元12之輸入/輸出銷 Pal、Pa2處不正確。 狀況（2-2):此匯流排線路DB1-DBn或輸入/輸出銷 Pal-Pan、Pbl-Pbn係已短路至接地線接線或一輸入/輸出 銷。 假定該輸入/輸出銷Pal、Pbl，和匯流排線路DB1係 已短路至接地線接線或一輸入/輸出銷。在此一情況下， 如果反相器13之驅動能力（輸出驅動機）係不足夠以克服自 匯流排線路DB1之電荷之漏電時，此輸入/輸出銷Pal將永 遠出現邏輯值“0”。依此，當此内部電路輸出邏輯值“〇，，之 DATA時，DATA之邏輯值和輸入/輸出銷Pal之邏輯值兩者 均係“0”於第三步驟中。因此，相當於輸入/輸出銷Pal之 比較單元12輸出低位準之測定信號^dg、CPU 10和記憶 體30之間之連接在相當於比較單元丨2之輸入/輸出銷Pal處 係不正確。 如果反相器13之驅動能力係足夠以克服自匯流排線路 DB1之電荷之漏電時，輸入/輸出銷pai之邏輯值將一如正 常情況中之相同方法來改變。不過，如果反相器39之驅動 能力係不足夠以克服自匯流排線路DB1之電荷之漏電時， 邏輯值“1”之DATA係不會送回至CPU 10，以及輸入/輸出 銷Pal之邏輯值將變成“〇”。依此，當内部電路輸出邏輯值 “0”之DATA時，DATA之邏輯值和輸入/輸出銷Pal之邏輯 值變為在“〇”處重疊於第三步驟中，以及相當於輸入/輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 — — — — — — — — · I I I I I I 11111111 ml I I (請先閱讀嘴面之注意事項再填寫本頁) 527491 經濟部智慧財產局員工消費合作社印製 A7 __B7_____ 五、發明說明（18) 銷Pal之資料比較單元12輸出至低位準之測定信號c(>JDG。 此CPU 10使用測定信號(()JDG測定CPU 10和記憶體30之間 之連接在相當於比較單元12之輸入/輸出銷Pal處係不正確 〇 如果反相器13之驅動能力係足夠以克服自匯流排線路 DB1之電荷之漏電時，輸入/輸出銷Pal之邏輯值將如正常 狀況中者之相同方法改變。不過，如果反相器39之驅動能 力係不足夠以克服自匯流排線路DB1之電荷之漏電時，邏 輯值“1”之DATA將不送回至CPU 10,以及輸入/輸出銷pal 之邏輯值將變成0。依此，當内部電路輸出邏輯值“〇，，之 DATA時，DATA之邏輯值和輸入/輸出銷pai之邏輯值變成 在處一致於第三步驟中，以及相當於輸入/輸出銷Pal 之資料比較單元12輸出低位準之測定信號+jdg。依此， 此CPU 10和記憶體30在輸入/輸出銷pai處係已被破壞。 狀況（2-3):此匯流排線路DBl-DBn或輸入/輸出銷 Pal-Pan、Pbl-Pbn係已短路至高電位電源vcc接線或一輸 入/輸出銷。 假定此輸入/輸出銷Pal、Pbl，以及匯流排線路〇Β1 係已短路至高電位電源Vcc接線或一輸入/輸出銷。在此情 況下，如果反相器13之驅動能力係不足夠以克服自匯流排 線路DB1之漏電時，此輸入/輸出銷將永遠出現邏輯值 。依此，當内部電路輸出邏輯值“丨，，之DATA時，Data之 邏輯值和輸入/輸出銷Pal之邏輯值係在第三步驟中在1” 處一致。依此，此比較電路12輸出低位準測定信號拟dg — — — — — — — — — — — — — — — — — — — II ^ 11111111 (請先閱讀脅面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 527491 A7 _____ B7__'__ 五、發明說明（I9) ’以及CPU 10在測定信號CJJDG之基礎上測定CPU 10和記 憶體30之間之連接係於輸入/輸出銷Pal處已被破壞。 如果反相器13之驅動能力係足夠以克服自匯流排線路 DB1之電荷之漏電時，輸入/輸出銷Pal之邏輯值將如正常 情況中者之相同方法改變。不過，如果反相器39之驅動能 力係不足夠以克服自匯流排線路DB1之漏電時，邏輯值‘‘〇，， 之DATA將不會被送回至cpu 1〇,以及輸入/輸出銷Pal之 邏輯值將變為“ 1 ”。依此，當此内部電路輸出邏輯值“丨，，之 DATA時’此DATA之邏輯值和輸入/輸出銷pal之邏輯值變 為在“1”處一致於第三步驟中，以及此資料比較單元12輸 出低位準測定信號(jjDG。依此，CPU 10測定CPU 10和記 憶體30之間之連接於輸入/輸出銷Pal處係已被破壞。 在狀況（2-1)至（2-3)中，當邏輯值“1”或‘‘〇，，之DATA係 自内部電路輸出時，如果低位準測定信號c()JDG係輸出時 ’此CPU 10測定CPu 1〇和記憶體30之間之連接係已被破 壞。 (2)’當CPU 10和記憶體30之間之連接係斷路誤失時 假定有一斷路誤失在CPU 10和記憶體30之間於輸入/ 輸出銷Pal處。 如果内部電路輸出邏輯值“1”之DATA時，此反相器13 將在第一步驟中被啟動，以及CPU 10之輸入/輸出銷Pal之 邏輯值將變為“1”。不過，在第三步驟時，由於DATA係不 自記憶體30送回至Cpu 10之輸入/輸出銷Pal，故輸入/輸 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） n n ϋ ϋ ·ϋ ϋ Αϋ a— mtmm 0 ϋ «ϋ Β— I mm— mm— 一、· · ttn ϋ ft— ϋ n ---線 (請先閱讀脅面之注意事項再填寫本頁) 22 527491 A7

經濟部智慧財產局員工消費合作社印製 五、發明說明（20) 出銷Pal之邏輯值係保持在“丨，，處。自内部電路之data之 邏輯值和輸入/輸出銷Pal之邏輯值係在‘‘丨，，處一致，以及 依此’負料比較單元12輸出低位準測定信號。 當此内部電路輸出邏輯值“0”之DATA時，輸入/輸出 銷Pal之邏輯值係保持在“〇”處。依此，此資料比較單元12 輸出低位準測定信號(JJDG，以及此CPU 10測定CPU 10和 纪憶體30之間之連接係於輸入/輸出銷pal處已被破壞。 一如上文提及者，勿論自内部電路所輸出之data之 邏輯值如何，如果此高位準測定信號係輸出時，此 CPU 10測定此CPU 10和記憶體30之間之連接係良好。換 5之’如果低位準測定信號0JDG係輸出時，此CPU 1 〇測 定有一斷路誤失或短路誤失在CPU 1〇和記憶體3〇之間。 依知第一具體例之電子裝置2〇〇具有若干優點如下： ⑴，首先，在第一步驟中，邏輯值“ ！，，之DATA係自 輸入/輸出銷Pal-Pan輸出，它係依照此銷之實際地址所選 擇，以及邏輯值“〇’，之DATA係自輸入/輸出銷pal_Pan輸出 ，匕係未被選擇者。在第二步驟中，供應至輸入/輸出銷 Pbl-Pbn之DATA係被鎖定。在第三步驟中，此資料比較單 7L 12比較自内部電路所供應之DATA之邏輯值與自記憶體 迗回之輸入/輸出銷Pal- pan2邏輯值，並輸出此測定信號 (j)JDG。一可靠之測定關於在匯流排線路db丨_DBn内之斷 路誤失，短路誤失者即可以達成。 (2)，相反於自此CPU 10供應至記憶體30之DATA之邏 輯值之資料係自記憶體30送回至CPU 10。因此，在匯流 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公餐） I--------^---------^ (請先閲讀-t面之注意事項再填寫本頁) 23 經濟部智慧財產局員工消費合作社印製 527491 A7 ____ B7 五、發明說明（21) 排線路DB1至DBn上殘餘之電荷並不在測試上有反效果。 (3) ，CPU 10和記憶體30之間之連接測試係藉發送及 接收DATA來執行，以供CPU 10和記憶體30之輸出驅動機 (反相器13、39)之驅動能力用之參考。因此，以由於cpu 1〇 和記憶體30之輸出驅動機之驅動能上之差異之誤錯之探測 即可以避免。 (4) ，當發送及接收DATA於CPU 10和記憶體30之間時 ，CPU 10之資料比較單元12執行此連接測定。因此，cpu 10和記憶體30之間之斷路及短路測試係可靠地達成，同時 避免記憶體30之電路大小之增加。 (5) ’此接扣31包括再設定電路36，它在供應至輸入/ 輸出銷Pb Ι-Pbn之DATA之基礎上再設定此接扣電路从。因 此，先前由接扣電路34所鎖定之DATA並不遺留在接扣電 路34内。 [第二具體例] 第5圖係依照本發明之第二具體例之電子裝置之示 意性電路圖。一 CPU 10a包括多個資料輸出單元丨丨a，多 個資料比較單元12a，以及多個資料反相單元％。多個資 料輸出單元11a和多個資料比較單元12a係各連接至輸入/ 輸出銷Pal-Pan。由於每一資料輸出單元Ua，每一資料比 較單元12a，以及每一資料反相單元26各有相同之電路組 態，故僅有資料輸出單元lla，資料比較單元12a，以及資 料反相單元26係有關於此輸入/輸出銷pal者將予以討論。 此資料輸出單元11a包括三個反相器13至15，河〇3電 * n n ϋ n i_i ^ ϋ n R^i I n Bn · _1 ϋ I «1 fl— i_i 一 ^ · ϋ ϋ I -----線—赢 (請先閱讀嘴面之注意事項再填寫本頁) * ϋ ϋ or ϋ n ϋ ϋ n n n 24 527491 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（22) 晶體16、17，以及一反或電路27。此反或電路27接收一控 制信號φ〇ΕΑ和一控制信號(|)REV，並釋出一反或邏輯信號 至MOS電晶體16之閘極。此反或邏輯信號係由反相器14 、所倒反並供應至NMOS電晶體17之閘極。當任一控制信號 φΟΕΑ或控制信號(|)REV發生時，此反相器13係被致動，以 及DATA係供應至輸入/輸出銷Pal。 資料比較單元12a包括兩個反及電路18、19，一反或 電路20，以及四個反相器21、23至25，同時它並不包括反 相器22。當DATA之邏輯值和輸入/輸出銷Pal之邏輯值係 相同時，此資料比較單元12a輸出此高位準測定信號(|)JDG ，當它們是不相同時，輸出低位準之測定信號(1>JDG。 此資料反相單元26包括一 CMOS型轉移閘28和一反相 器29。此轉移閘28係與反相器25並聯地相連接。此轉移閘 28之PMOS電晶體之閘極係供應以由反相器29所倒反之控 制信號(|)REV，以及轉移閘28之NMOS電晶體之閘極係供 應以控制信號c|)REV。當此控制信號(j)REV係低時，此轉移 閘28係形成非導電體，以及此DATA係由反相器15所倒反 ，並隨後供應至反相器13。當控制信號(|>REV進入高位準 時，此轉移閘28係形成為可導電，以及此DATA係通過轉 移閘28而供應至反相器13。 此記憶體30包括多個接扣31和多個邏輯單元32，它們 係各連接至輸入/輸出銷Pbl-Pbn。在此第二具體例中，接 扣電路34之輸出節點係反相器34a之輸出終端，轉移閘37 係對其連接者。當高位準之控制信號φΙΝΒ使此轉移閘33 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 -------------裳--------訂---------線 (請先閱讀臂面之注意事項再填寫本頁) A7 527491 五、發明說明（23) 可導電時，此接扣電路34鎖定供應至輸入/輸出銷Pal之 DATA。當此高位準之控制信號Φ0ΕΒ使此轉移閘37可導電 以及反相器39係被啟動時，如自反相器39供應至輸入/輸 出銷Pbl者之DATA者之相同邏輯值之DATA係供應至輸入/ 輸出銷Pbl。 此CPU 10a和記憶體30a為回應於測試模式信號而進 入測試模式，並產生此DATA和控制信號Φ〇ΕΑ、φΙΝΒ、々REV 、φΟΕΒ如第6圖内所示。此測試程序現在將按步驟地予以 說明，以第^一步驟開始以控制信號Φ〇ΕA之發生’此第·一步 驟開始以控制信號Φ〗νβ之發生’第三步驟開始以控制信號 c|)REV之發生，以及第四步驟開始以控制信號Φ〇ΕΒ之發生。 首先，以如第一具體例之相同方法，CPU 10a之内部 電路（未在圖中顯示）依序地供應相當於輸入/輸出銷Pal-Pan之資料輸出單元11a以邏輯值“1”之DATA。 (1)，當CPU 10a和記憶體30a係適當地連接時： 狀況（1-1):邏輯值“1”之DATA係自CPU 10a之内部電 路輸出。

在第一步驟中，當控制信號φ〇ΕΑ發生時，PM0S電晶 體16和NMOS電晶體17係接上，以及反相器13係經啟動。 在此一時刻，由於控制信號(j>REV係低位準，故轉移閘28 係形成為非電導體。依此，此反相器13供應此輸入/輸出 銷Pal以邏輯值“1”之DATA。在DATA之邏輯值“1”之基礎 上以及輸入/輸出銷Pal之邏輯值“1”之基礎上，此資料比 較單元12a輸出高位準測定信號+jdg。邏輯值“1”之DATA 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I---—Γ!-ί-!ι^ιι^ I I I! l· I t ·.!!!· ·^ I— (請先閱讀-t面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 26 527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（24) 係通過此匯流排線路DB1和記憶體30a之輸入/輸出銷Pbl 而供應至接扣3 1。 在第二步驟中，當控制信號φΙΝΒ發生時，此控制信 號Μ係保持於低位準，以及反相器36a係經啟動。在邏輯 值“1”之DATA之基礎上，此反相器36a再設定電位於低位 準之節點N處。此後，當轉移閘33係自遲延電路35供應一 遲延之控制信號φΙΝΒ時，此轉移閘33係已形成為電導體 ，以及控制信號Μ之發生解除反相器36a之啟動。隨後， 通過此轉移閘33所供應之DATA係由接扣電路34所鎖定。 此後，此控制信號φ〇ΕΑ下降，以及反相器13係被解除啟 動。 在第三步驟中，當控制信號c|)REV發生時，轉移閘28 係成為導電，以及反相器13係經啟動。此反相器13通過轉 移閘28接收邏輯值“1”之DATA，並供應輸入/輸出銷Pal以 邏輯值“0”之DATA。依此，此匯流排線路DB1行進至低位 準。此資料比較單元12a在DATA之邏輯值“1”在輸入/輸出 銷Pal之邏輯值“0”之基礎上輸出此低位準測定信號(j)JDG 。此後，當控制信號c()REV下降時，此轉移閘28係成為非 電導體，以及反相器13係被解除啟動。 在第四步驟中，當控制信號φ〇ΕΒ發生時，此轉移閘37 係成為電導體，以及反相器39係經啟動。此反相器39係經 供應以由接扣電路34所鎖住之DATA。此反相器39供應此 輸入/輸出銷Pbl，以如同供應之DATA之相同邏輯值“1”之 DATA。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 27 -------------裝---I----訂---------線 (請先閱讀嘴面之注意事項再填寫本頁) 527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（25) 邏輯值“1”之DATA係通過匯流排線路DB1供應至輸入 /輸出銷Pal。此資料比較單元12a比較業已回送至此處之 邏輯值“1”之DATA與業已自内部電路所供應之邏輯值“Γ， 之DATA，並輸出此高位準測定信號々jdg。 狀況（1-2):邏輯值‘‘〇，，之DATA係自CPU 10a之内部電 路輸出。 以如同狀況（1-1)之相同方法，在第一步驟中此高位 準控制信號φΟΕΑ啟動此反相器13 ,以及邏輯值“〇，，之data 係供應至輸入/輸出銷p a 1。 在第二步驟中，此高位準控制信號φΙΝΒ啟動再設定 電路36，以及節點Ν之電位係再設定至低位準。此後，轉 移閘33係成為導電體，以及接扣電路34通過輸入/輸出銷 Pbl和轉移閘33銷住所供應之DATA。 在第三步驟中，此反相器13通過係由高位準控制信號 (|)REV使之成為電導體之轉移閘28接收邏輯值“〇，，之data ，並供應此輸入/輸出銷Pal以邏輯值“1，，之DATA。 在第四步驟中，此轉移閘3 7係由高位準控制信號φ〇εβ 成為導電體’以及反相器39係被啟動。隨後，反相器39供 應輸入/輸出銷Pbl以邏輯值“〇，，之DATA。此資料比較單元 12a比較業已回送至該處之邏輯值“〇”之DATA與業已自 CPU 10a之内部電路所供應之邏輯值“〇，，之dATa、並輸出 此高位準之測定信號c()JDG。 在第四步驟中高位準測定信號(JJDG之基礎上，此CPU 10a測定該輸入/輸出銷pai、pbl，以及匯流排線路DB1係 — — — — —— — —— — — — ·1111111 ^ ·11111111 I赢 (請先閱讀臂面之注意事項再填寫本頁)

527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（26) 適當地相連接。 當記憶體30a在第四步驟中送回此DATA至cpu 1〇&時 ’第二步驟中DATA之相反邏輯值之資料係供應至匯流排 線路DBl-DBn。因此，在匯流排線路〇Β1^Βη上任何殘 留之電荷並不負面地影響此連接測試。 狀況（2-1):由於匯流排線路DB1_DBn或輸入/輸出銷 Pal-Pan、Pbl-Pbn之靠近之短路誤失。 假定有短路誤失在輸入/輸出銷Pal、pbl和匯流排線 路DB1具有邏輯值“r，輸出和輸入/輸出銷pa2 、Pb2和匯流 排線路DB2具有邏輯值“〇，，者之間。在此一情況下，在輸 入/輸出銷Pal處之電位如在輸入/輸出銷pa2處之電位之相 同方法改變。依此，在輸入/輸出銷Pa2處資料之邏輯值相 反於正常情況中者而改變。因此，在第四步驟中，DAT A 之邏輯值係不與輸入/輸出銷Pa2處之資料相同，以及此比 較單元12a相當於輸入/輸出銷Pa2者輸出低位準測定信號 (|)JDG 〇 同樣地，當輸入/輸出銷Pal、Pbl以及匯流排線路dbi 之邏輯值“0”時，以及輸入/輸出銷Pa2、Pb2，和匯流排線 路DB2之邏輯值係“1”時，在此輸入/輸出銷Pal處之資料 之邏輯值相反於正常情況中者而改變。因此，在第四步驟 時’ DATA之邏輯值係不再相等於輸入/輸出銷Pal之邏輯 值，以及此比較單元12a相當於輸入/輸出銷Pal者輸出低 位準之測定信號c|)JDG。在低位準之測定信號cjJDG之基礎 上，此CPU 10a測定CPU 10a和記憶體30a之間之連接在輸 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — —I!· · I I II I I I 訂·1111111- (請先閱讀嘴面之注意事項再填寫本頁) 29 527491 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（27) 入/輸出銷Pal、Pa2處已被破壞。 狀況（2·2):此匯流排線路DBl-DBn或輸入/輸出銷 Pal-Pan、Pbl-Pbn係已短路至接地線GND佈線或一輸入/ 輸出銷。 在此一情況下，如果反相器13之驅動能力不足夠以克 服自匯流排線路DB1之電荷之漏電，此輸入/輸出銷卩^將 永遠出現邏輯值。依此，當内部電路輸出邏輯值“丨，，之 DATA時，DATA之邏輯值“1”和輸入/輸出銷pai之邏輯值 0將不會在第四步驟中相等。因此，此比較單元12a之相 當於輸入/輸出銷Pal者輸出低位準測定信號^DG。此CPU l〇a在低位準測定信號cjjDG之基礎上測定CPU 10a和記憶 體30a之間之連接已在輸入/輸出銷Pal處已被破壞。 如果反相器13之驅動能力係足夠以克服自匯流排線路 DB1之電荷之漏電時，輸入/輸出銷Pal之邏輯值將一如在 正常情況中者之相同方式改變。不過，如果反相器39之驅 動能力係不足夠以克服自匯流排線路DB 1之漏電時，邏輯 值“1”之DATA將不會送回至CPU 10a。依此，輸入/輸出銷 Pal之邏輯值係保持在“〇，，於第四步驟中。亦即謂，data 之邏輯值“1”和輸入/輸出銷Pal之邏輯值“〇，，係在第四步驟 中不相等’以及此資料比較單元12a之相當於輸入/輸出銷 Pal者輸出低位準測定信號cjjDG。在低位準測定信號c()JDG 之基礎上，此CPU 10a測定該CPU 10a和記憶體30a之間之 連接已在輸入/輸出銷Pal處已被破壞。 狀況（2-3):匯流排線路DBbDBn或輸入/輸出銷pal- (請先閱讀臂面之注意事項再填寫本頁) ;% 卜丨訂· 線· 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 30 527491 A7 B7 五、發明說明（28) 、

Pan、Pbl-Pbn係已短路至高電位電源佈線或輸入/輸出銷。 ·_1 n ϋ I I n i I ϋ n ϋ n · · I ϋ (請先閱讀臂面之注意事項再填寫本頁) 在此一情況下，如果反相器13之驅動能力不足夠以克 服自匯流排DB 1之漏電，此輸入/輸出銷Pa 1 -Pan將永遠有 邏輯值“1”。依此，由内部電路所輸出之DATA之邏輯值‘‘〇，， 係對輸入/輸出銷Pal之邏輯值“1”不相等，以及此比較單 元12a輸出此低位準測定信號c^JDG於第四步驟時。在低位 準測定信號(|)JDG之基礎上此CPU 10a測定CPU 10a和記憶 體30a之間之連接已在輸入/輸出銷pai處已被破壞。 •線· •經濟部智慧財產局員工消費合作社印製 如果反相器13之驅動能力係足夠以克服自匯流排線路 DB1之電何之漏電時’輸入/輸出銷Pal之邏輯值將一如在 正常情況中者之相同方法改變。不過，如果反相器39之驅 動能力係不足夠以克服自匯流排線路DB1之漏電時，則邏 輯值“0”之DATA將不會送回至CPU 10a。依此，輸入/輸出 銷之邏輯值係於第四步驟時保持於“1”處。因此，由内部 電路所輸出之DATA之邏輯值“0”和輸入/輸出銷Pal之邏輯 值“1”係不相等，以及此資料比較單元12a輸出低位準測定 信號(|)JDG。依此，此CPU 10a測定CPU 10a和記憶體30a之 間之連接已在輸入/輸出銷Pal處已被破壞。 因此，當邏輯值“1”或‘‘〇，，之DATA係自内部電路輸出 時，如果此低位準測定信號(|)JDG係於第四步驟時輸出時 ，此CPU 10a測定CPU 10a和記憶體30a之間之連接已被破 壞。 (3)，當CPU 10a和記憶體30a之間之連接係在斷路失 誤中時： 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 31 527491 A7 1、發明說明（29) 假定有一斷路失誤在輸入/輸出銷pal和pbl之間。如 果反相器13係在第一步驟時被啟動，CPU 1〇a之輸入/輸出 銷Pa 1係經供應以邏輯值“ 1 ’，之DATA。在此第三步驟時， 此輸入/輸出銷Pa 1係藉資料反轉單元％之操作之方法供應 以邏輯值“0”之DATA。不過在第四步驟時，由於此Data 係不自記憶體30a送回至CPU 10a之輸入/輸出銷pai，故輸 入/輸出銷Pal之邏輯值係保持於“〇”處。依此，自内部電 路之DATA之邏輯值“1”和輸入/輸出銷pal之邏輯值“〇，，係 不相等，以及資料比較單元12a輸出低位準測定信號 〇 當内部電路輸出邏輯值“〇，，之DATA時，輸入/輸出銷 Pal之邏輯值係於第四步驟時保持於“丨”處。依此，此資料 比較單元12a，當輸入/輸出銷pai之邏輯值‘‘〇，，之DATA和 邏輯值“1”之DATA係不相等時，輸出低位準測定信號 。此CPU 10a在此低位準測定信號之基礎上，測定 CPU 10a和記憶體3 0a之間之連接已在輸入/輸出銷pa丨處失 誤。亦即，勿論自内部電路所輸出之DATA之邏輯值如何 ，如果此低位準測定信號cjJDG係於第四步驟時輸出時， 此CPU 10a測定有一連接失敗在CPU 10a和記憶體30a之間 〇 此電子裝置300有關於第二具體例者持有若干優點如 下： (1)，在第一步驟中，邏輯值“丨，，之Data係自輸入/輸 出銷Pal-Pan輸出，它係依照實際地址所選擇，以及邏輯 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） (請先閲讀臂面之注意事項再填寫本頁) 訂· --線· 經濟部智慧財產局員工消費合作社印製 32 527491 A7 B7 五、發明說明（3〇) 值0之DATA係自輸入/輸出銷Pa 1-Pan輸出者，它係未經 選擇。在第二步驟中，供應至輸入/輸出銷Pbl_Pbr^DATA 係經鎖住。在第三步驟中，自内部電路之DATA係經倒反 ’以及此倒反之DATA係供應至輸入/輸出銷Pal_Pan。在 第四步驟中，此資料比較單元12a比較自内部電路所供應 之DATA之邏輯值與自記憶體3〇a回送之資料之邏輯值，並 產生此測定信號c|)JDG。在測定信號(jjDG之基礎上，一可 靠之測定有關於匯流棑線路DB 1至DBn之斷路失誤或短路 失誤者即可以完成。 (2) ，在第三步驟中供應至匯流排線路dbi至DBn之 DATA之相反邏輯值之資料係在第四步驟中自記憶體3〇&送 回至CPU 10a。因此，在匯流排線路DBl-DBn上殘留之電 荷並不影響連接測試。 (3) ，當考慮係已付予CPU 10a和記憶體30a之輸出驅 動機（反相器13、39)之驅動能力時，此連接測試係藉發送 及接收CPU 10a和記憶體30a之間之DATA而實施。因此， 藉由於輸出驅動機之驅動能力内之差異之錯誤之探測係已 避免。 (4) ，由於此資料比較單元12a係裝設在CPU 10a之裡 面’當避免έ己憶體3 0 a之電路大小之增大之同時，此資料 比較單元12a可靠地執行CPU 10a和記憶體30a之間之斷路 和短路測試。 [第三具體例] 第7圖係依照本發明之第三具體例之一電子裝置4〇〇之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） --------------裝--- (請先閱讀贵面之注意事項再填寫本頁) 訂： -線- 經濟部智慧財產局員工消費合作社印製 33 經濟部智慧財產局員工消費合作社印製 527491 Α7 _____ Β7 五、發明說明（31) 示意性電路圖。此記憶體3〇a包括兩個或閘電路43、44。 此或閘電路43接收一測試模式控制信號φτι和一正常模式 控制信號ΦΙΝ，以及產生此控制信號φΙΝβ，用以轉換此轉 移閘33進入導電和非導電狀態中。反相器3牦之輸出終端 係通過一寫出内部匯流排線路Wdb而連接至内部電路（圖 中未顯示）。 在此測試模式中，此記憶體30b藉控制轉移閘33之導 電或非導電狀態之測試模式控制信號φτι而執行此測試模 式操作。在此正常模式中，此寫出資料供應至輸入/輸出 銷Pbl-Pbn者係通過此轉移閘33，接扣電路34，和此寫出 内部匯流排線路貿1)3，藉控制轉移閘33之導電或非導電 狀悲之正常模式控制信號之方法，而供應至内部電路。 此或電路44接收一測試模式控制信號φτ〇和一正常模 式控制#號φ〇Ε，並產生此控制信號ψ〇ΕΒ用以轉換此反 相器33進入有效或無效狀態中。反相器39之輸入終端係通 過一讀取内部匯流排線路尺£^而連接至内部電路。轉移閘 37之PM0S電晶體之閘極係供應以由反相器38所倒反之測 試模式控制信號φΤ〇，以及轉移閘37之nm〇S電晶體之閘 極係供應以測試模式控制信號φτ〇。 在此測試模式中，此記憶體30a執行由控制反相器39 之有效或無效狀態及轉移閘37之導電或非導電狀態之測試 模式控制信號φΤΟ之測試模式操作。在此正常模式中，由 碩取内部匯流排線路尺£^所讀取之讀取資料係藉控制反相 器39之有效或無效狀態之正常模式控制信號妁£之裝置而 本紙張尺度適用τ關家標準（CNS)A4規格⑽χ 297公餐） -----1----Γ I--Iilllll· — ---------^ (請先閱讀臂面之注意事項再填寫本頁) 34 527491 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 五、發明說明（32 ) 供應至輸入/輸出銷。 因此’在此第三具體例中，由於記憶體3〇b之接扣31 和邏輯單元32係由測試模式和正常模式共享，故記憶體3〇b 之電路大小係防止其增大。此或電路43、44可以應用於第 一具體列之電子裝置2〇〇。 第直至第二具體例之電子裝置可以變更如下·· (a) , CPU 10、l〇a之内部電路供應輸入/輸出銷ρ&1至 Pan 以邏輯值 “1〇〇0 〇”、“〇1〇〇 〇”、〇”、、 0000··· 1以執行連接測試。不過，此測試可以依照下列⑴ 至（IV)來實施。 (I)，CPU 10之内部電路可供應此輸入/輸出銷以邏輯 值“1〇1〇···10，，、“0101··.01，，之資料。亦即謂，供應至鄰接 之輸入/輸出銷之資料之邏輯值可以經設計成不相同。使 鄰接之輸入/輸出銷之邏輯值不同將探測短路於鄰接之輸 入/輸出銷（或，匯流排線路）之間。在此一情況下，由於 多個輸入/輸出銷係在同一時間地經供應以邏輯值‘‘丨”之資 料，故測試時間係經縮短。 (Π)，CPU之内部電路可供應此輪入/輸出銷以邏輯值 “1100…00”、“0011…11”之資料。亦即謂，供應至每一多 個輸入/輸出銷之資料之每-邏輯值可 -安排將探測短路於數個經較之輸人/輸㈣和數個未 經選定之輸入/輸出銷之間（或匯流排線路）。 (111)，此組態可以形成以操作資料輸出單元，資料比 較早凡，接扣，和邏輯單元（資料反轉單元）相當於一特殊 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------^--------^---------^ (請先閱讀脅面之注意事項再填寫本頁) 35 心/491 A7 ^^~ ___B7 _ 五、發明說明（33 ) 之輸入/輸出銷者，以及僅以操作相當於其他輸入/輸出銷 之資料比較單元。 (IV)，此測試可以實施以供應資料至_特殊匯流排線 路及輸人/輸出銷’同時其他匯流排線路和輸人/輸出銷係 、屋保持在相反於供應至此特殊匯流排線路之資料之邏輯值 之一邏輯值處。此將亦可使此連接測定成為可能。 (b) ’再設定電路36用以再設定此接扣電路34者可以 省略。 (C)，此CPU 10、l〇a可以是被計量之半導體裝置，以 及記憶體30、30a、30b可以是計量之半導體裝置。本發明 可以應用於除CPU 10、l〇a和記憶體3〇、3〇a、3〇b以外之 半導體裝置。 (d) ，此測試可以用一個計量之半導體裝置對抗數個 被计1之半導體裝置之組態來實施。在此一情況下，數個 被计量之半導體裝置之任何一個被啟動時，以及測試係在 啟動之計量之半導體裝置和此啟動之被計量之半導體裝置 之間實施。 (e) ’裝置之間之連接測試可以在每一步驟中測定信 號(|)JDG之輸出結果在基礎上達成。 (0，再設定電路36可以在自外部電路之指令信號之 基礎上來設計以再設定此接扣電路34。 (g) ’資料輸出單元11、資料比較單元12、接扣3 i和 邏輯單元32之第3圖中者之組態可以變更，只要是此操作 係在功能上相同即可。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀臂面之注意事項再填寫本頁) -·1111111 ·1111111! - 經濟部智慧財產局員工消費合作社印製 36 527491 A7

經濟部智慧財產局員工消費合作社印製 五、發明說明（34 ) (h) ’資料輸出單元11、資料比較單元12、資料反轉 單元26、接扣31和邏輯單元32之在第5圖内者之電路組態 可以變更，只要是此操作係在功能上相同即可。 [第四具體例] 本發明之第四具體例現在將予討論。 第8圖係有關於本發明之第四具體例之一同步化動態 k思存取纟己憶體（SDRAM) 500之一示意性電路圖。此 SDRAM 500係在一晶方大小封裝csp中形成。 此SDRAM 500包括輸入增耗，IN(MNn，一測試輸入 增耗塾IN ’輸出增耗墊DQ〇-DQn，輸入緩衝器213，測試 電路214，匯流排驅動電路215,以及一内部電路216。此 内部電路216包括一記憶體單位陣列（圖中未顯示），自此 輸入增耗墊INO-INn所供應之接收信號，以及輸出回應信 號。 此輸入增耗塾INO-INn每連接至輸入緩衝器211，以及 此輸入緩衝器係通過内部匯流排線路BLN而連接至内部電 路216。此輸出增耗墊DQ0_DQn係各連接至輸出緩衝器2 i 3 ’以及此輸出緩衝器213係通過内部匯流排線路BLout而 各連接至匯流排驅動電路215。此匯流排驅動電路21 5係連 接至内部電路216。 此輸入增耗塾INO-INn係各連接至測試電路214，以及 測試電路214自一外部裝置通過輸入增耗墊IN〇-INn而接收 測試信號。此測試輸入增耗墊爪係通過測試輸入緩衝器 212而連接至每一測試電路214，以及測試電路214經由此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） — — — — — I-裝 ---I---訂---------線 (請先閱讀臂面之注意事項再填寫本頁) 37

、發明說明（35 輸入增耗墊m自外部裝置接收此測試信號。此測試電路 214係各連接至内部匯流排線路]6乙〇1^〇 (請先閱讀臂面之注意事項再填寫本頁) 第9圖係SDRAM 500之一更詳細之電路圖。此輸入緩 衝器211包括兩個反相器22〇、221呈串聯地相連接，並自 輸入增耗墊ΙΝ0供應一信號通過此内部匯流排線路61^沁至 内部電路216。 測試輸入緩衝器212包括兩個反相器222、223呈串聯 地相連接，並自測試輸入增耗墊IN供應一信號至測試電 路214。此測試電路214包括一輸入邏輯電路224和一匯流 排驅動電路225。 經濟部智慧財產局員工消費合作社印製 輸入邏輯電路224包括一互斥反或電路226以及一反相 1§ 227。此互斥反或電路226之第一輸入終端係連接至測試 輸入緩衝器212之輸出終端，以及第二輸入終端係連接至 輸入增耗墊ΙΝ0。互斥反或電路226之輸出終端係通過反 相器227而連接至匯流排驅動電路225。當自輸入增耗墊 ΙΝ0之輸入信號位準和自測試輸入增耗墊…之輸入信號位 準係相等時，此輸入邏輯電路224供應一低位準信號至匯 流排驅動電路225，以及當此輸入信號位準係不相等時， 匕供應一南位準信號至匯流排驅動電路225。以此一方法 ，此輸入邏輯電路224以自輸入增耗墊ΙΝΟ-ΙΝη所供應之信 號以及自測試輸入增耗墊IN所供應之信號實施此邏輯操 作’並供應此邏輯信號至匯流排驅動電路225。 此匯流排驅動電路225包括一反相器228，以及兩個 PMOS電晶體TP1、TP2和兩個NMOS電晶體TNI、TN2， 38 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公餐） 經濟部智慧財產局員工消費合作社印製 527491 A7 B7 五、發明說明（36) 它們是呈串聯地連接於高電位電源Vcc和接地線（低電位電 源）之間。自輸入邏輯電路224之邏輯信號係供應至PMOS 電晶體TP2和NMOS電晶體TN2之每一閘極。一測試致動 信號（後文以測試信號言及之）(|)TS係供應至NMOS電晶體 TN2之閘極。由反相器228所倒反之測試信號c|)TS係供應至 PMOS電晶體TP1之閘極。 此測試信號(J)TS係在自一外部裝置所供應之特殊指令 信號之基礎上產生於SDRAM 500之裡面，此外部裝置諸 如一記憶體控制器，它係於測試模式中設定在高位準，並 在正常操作模式中設定至低位準。 匯流排驅動電路225係由高位準測試信號(|)TS所致動 ，並自輸入邏輯電路224接收低位準邏輯信號以輸出一高 位準驅動信號。此外，此匯流排驅動電路225自輸入邏輯 電路224接收高位準邏輯信號以輸出一低位準驅動信號。 此匯流排驅動電路225係由低位準測試信號(|)TS解除啟動 ，俾使匯流排驅動電路225之輸出終端係被帶引至一高阻 抗。 此匯流排驅動電路215包括三個反相器230-232，以及 兩個PMOS電晶體TP3、TP4和兩個NMOS電晶體TN3、TN4 ，它們是呈串聯地連接於高電位電源Vcc和接地線之間。 自以反相器230所反轉之内部電路216之輸出信號係供應至 PMOS電晶體TP4和NMOS電晶體TN3之每一閘極。此測試 信號(()TS係通過此兩個反相器23 1和232而供應至PMOS電 晶體TP3之閘極，以及測試信號(|)TS之由反相器23所反轉 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裳--------訂---------線 (請先閱讀脅面之注意事項再填寫本頁) 39 527491

五、發明說明（3?) 經濟部智慧財產局員工消費合作社印製 者係供應至NMOS電晶體TN4之閘極。 匯流排驅動電路215係由低位準測試信號φΤ8所致動 ，並自内部電路接收高位準信號以輸出高位準驅動信號。 此外，此匯流排驅動電路215自内部電路216接收低位準信 號以輸出低位準驅動信號。此匯流排驅動電路215係由高 位準測試信號c()Ts解除啟動，俾使匯流排驅動電路215之 輸出終端係被帶引至一高阻抗。 此測試信號(j)TS係在導電測試模式中設定至高位準， 而在其他模式中設定為低位準。在導電測試模式中，此匯 流排驅動電路215係被解除啟動以切斷自内部電路216之輸 出信號之輸入，以及此匯流排驅動電路225係經致動以自 輸入邏輯電路224接收邏輯信號，並通過内部匯流排線路 BLout供應此驅動信號至輸出緩衝器213。在除了導電測 试模式以外之其他模式中，此匯流排驅動電路225係被解 除啟動以切斷自輸入邏輯電路224之邏輯信號之輸入，以 及匯流排驅動電路225係經啟動以自内部電路216接收此信 號’並通過内部匯流排線路BLout供應此驅動信號至輸出 緩衝器213。 此輸出緩衝器213包括一 PMOS電晶體TP5和一 NMOS 電晶體TN5呈串聯地連接於高電位電源vcc和接地線之間 ，一反及電路23 3，一反或電路234，以及十個反相器23 5 至244。此輸出增耗墊DQ0係連接至PMOS電晶體TP5和 NMOS電晶體TN5之間之一節點。此反及電路233之輸出 終端係連接至PMOS電晶體TP5之閘極，以及反或電路234 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----螓------ 卜訂---------線 (請先閱讀臂面之注意事項再填寫本頁) 40 527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（38) 之輸出終端係連接至NM〇S電晶體TN5之閘極。 由内部匯流排線路BLout所傳輸之驅動信號傳送通過 由兩個反相器236、237形成之一接扣電路和反相器23 8予 以供應至反及電路233之第一輸入終端，以及一輸出致動 信號傳送通過反相器243、235予以供應至反及電路233之 第二輸入終端。此驅動信號傳送通過反相器239，兩個反 相器240、241所形成之接扣電路，以及兩個反相器244、242 予以供應至反或電路234之第一輸入終端，以及輸出啟動 信號φΟΕ傳送通過反相器243予以供應至反或電路234之第 二輸入終端。 此輸出啟動信號φ〇Ε供應至反及電路233和反或電路 234者啟動此輸出緩衝器213。此已啟動之輸出緩衝器213 自匯流排驅動電路21 5或匯流排驅動電路225接收驅動信號 以輸送一信號至輸出增耗墊DQ0。因此，此輸出緩衝器213 接收南位準驅動信號以傳送此高位準信號，並接收低位準 驅動信號以傳送此低位準信號。當此輸出緩衝器2丨3係被 解除啟動時，此輸出增耗墊DQ〇係被帶引至一高阻抗。 SDRAM 500包括定位電路245、246。適當地，此定 位電路245係經連接於高電位電源Vcc和測試輸入增耗墊 IN和測試輸入緩衝器212間之節點之間，並包括一 pM〇s 電bb體TP6，其閘極係接地線者。適當地，此定位電路Mb 係、屋連接於同電位電源Vcc和輸入增耗塾和輸入緩衝 器211間之節點之間，並包括一 PM0S電晶體TP7，其閘極 係已接地線。 -----------裝 - -----—訂 -- ------線 (請先閱讀背面之注意事項再填寫本頁)

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經濟部智慧財產局員工消費合作社印製 527491 A7 ---------— R7__ 五、發明說明（39) 此定位電路245定位在斷路狀態中之測試輸人增耗塾 IN之電位至高電位電源位準（高位準）。定位電路⑽定 位在斷路狀態中之輸入增耗塾_之電位至高電位電源 Vcc位準（高位準）。由於此驅動電流運行經過PM0S電晶體 TP6、TP7者係非常低，故輸入增耗塾IN，INO之電位位準 係依照來自外部裝置之信號而設定至低或高位準。此定位 電路245、246可定位輸入增耗墊IN、IN(MNn至地線位準 。在此一情況中，此定位電路適當地包括1^馗〇8電晶體， 其閘極係經供應以高位準信號。 其次，SDRAM 500之操作將予以說明。 在測試模式中，此SDRAM 500產生高位準測試信號Ts Ik後’匯流排驅動電路225係經啟動，以及匯流排驅動 電路215係被解除啟動。輸出緩衝器213係由輸出啟動信號 Φ〇Ε所啟動。其次，外部裝置（圖中未顯示）供應一高位準 測試信號至測試輸入增耗墊ΙΝ和輸入增耗墊ΙΝ〇·ΙΝη。在 此，此外部裝置可帶引相當於所有增耗墊ΙΝ、ΙΝ〇_ΙΝη2 其輸出終端至一咼阻抗。在此一情況下，即令是如果此輸 入增耗墊IN、ΙΝΟ-ΙΝη與板上之佈線係被拆開（非導電）， 此定位電路245、246設定輸入增耗墊in、INO-INn之電位 至高位準。此輸入邏輯電路224接收兩個高位準輸入信號 ，以及由於它們係相同，它傳送此低位準邏輯信號至匯流 排驅動電路225。此匯流排驅動電路225通過内部匯流排 BLout供應南位準驅動、號至輸出緩衝器213，以及此輸 出緩衝器213通過輸出增耗墊DQO-DQn而供應高位準回應 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 42 經濟部智慧財產局員工消費合作社印製 527491 A7 —---- B7 五、發明說明（4〇) 信號至外部裝置。在此一時刻，如果外部裝置在低位準處 接收此回應時，它將確認該相當於該回應信號之輸出增耗 墊未與板上之佈線相連接。 其次’此外部裝置以低位準信號供應測式輸入增耗墊 IN，同時繼續地以高位準信號來供應此輸入增耗墊IN(MNn 。在此一時刻，如果自輸出增耗墊DQO-DQn供應至外部 裝置之回應信號改變時，它確認測試輸入增耗墊IN和輸 出增耗塾DQ〇_DQn之連接。 明確而言，如果此測試輸入增耗墊IN係已連接至板 上之佈線時，低位準信號將通過此測試輸入增耗墊IN而 供應至輸入邏輯電路224之第一輸入終端，並通過輸入增 耗墊INO-INn而供應至輸入邏輯電路224之第二輸入終端。 由於此等兩個信號係並不相同，故此輸入邏輯電路224供 應高位準邏輯信號至匯流排驅動電路225。此匯流排驅動 電路225通過内部匯流排線路BLout供應低位準驅動信號 至輸出緩衝器213，以及此輸出緩衝器213通過輸出增耗塾 DQO-DQn供應低位準回應信號至外部裝置。 如果測試輸入增耗墊IN係被拆開時，此測試輸入增 耗墊IN將由定位電路245設定至高位準，以及此高位準信 號係供應至輸入邏輯電路224。在此一狀況下，由於輸入 信號係相同，故此輸入邏輯電路224供應低位準邏輯信號 至匯流排驅動電路225。此匯流排驅動電路225通過内部匯 流排線路BLout供應高位準驅動信號至輸出緩衝器213， 以及輸出緩衝器213通過輸出增耗墊DQO-DQn供應高位準 -------I!--裝----訂！！線 (請先閲讀脅面之注意事項再填寫本頁) 43 527491

經濟部智慧財產局員工消費合作社印製 回應信號至外部裝置。 因此，如果自輸出增耗墊DQ〇-DQn已供應至外部裝 置之回應信號自高位準轉變為低位準時，則它確認測試輸 入增耗墊IN和輸出增耗墊DQ0_DQn之連接。如果回應信 號並不改1位準時，它確認該相當於回應信號之輸出增耗 墊DQO-DQn未顯示此位準變化者係與板上之佈線拆開。 因此，測試輸入增耗墊IN和輸出增耗墊DQ〇-DQn之連接 係在自輸出增耗墊DQ〇-DQn所輸出之回應信號之位準之 基礎上被確認。 、 此外部裝置供應此測試輸入增耗塾IN以高位 準信號。在此一時刻，如果自輸出增耗墊DQ〇_DQn供應 至外部裝置之回應信號改變位準時，它確認輸入增耗墊 ΙΝ0·ΙΝη之連接。如果此回應信號並未改變位準時，它確 認該輸入增耗墊ΙΝΟ-ΙΝη係被拆開。 此後’此測試信號φΤ S係轉向至低位準，以及當導電 測試模式係轉移至正常操作模式時，此匯流排驅動電路225 係被解除啟動，以及匯流排驅動電路215係經啟動。因此 ’自測試電路214之信號係被切斷，以及自内部電路216之 信號傳送通過此匯流排驅動電路2丨5，内部匯流排線路 BLout，輸出緩衝器213，以及要予供應至外部裝置之輸 出增耗墊DQO-DQn。 第四具體例之SDRAM 500持有下列優點。 (1) ’在正常操作模式中，此匯流排驅動電路215係被 啟動’以及匯流排驅動電路225係被解除啟動，藉以使自 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） ϋ ϋ ϋ ϋ ϋ ϋ ·1 ί ί n n n aMmm 1 I ϋ I 一^J· ϋ I ϋ I ϋ ϋ ϋ I ϋΑ (請先閲讀臂面之注意事項再填寫本頁) -ϋ n I ·ϋ ϋ «ϋ ϋ ϋ ϋ ϋ ϋ ϋ 1_1 ϋ «ϋ n ϋ - 44 027491 A7

五、發明說明（42 ) 經濟部智慧財產局員工消費合作社印製 内部電路216之信號係通過内部匯流排線路31^〇加和輸出 緩衝器213而供應至外部裝置。在導電測試模式中，此匯 々il排驅動電路225係被啟動，以及匯流排驅動電路215係已 解除啟動，藉以使邏輯程序係應用於供應至輸入增耗墊IN 、INO-INn之輸入信號，以及此回應信號係通過内部匯流 排線路BLout和輸出緩衝器213而供應至外部裝置。因此 ，導電測試係利用在正常操作模式中傳送輸出信號之内部 匯流排線路BLout和輸出緩衝器213來實施。此將由於供 導電測試用之電路而引導至限制晶方大小之增大之限制。 (2) ’由於輸入增耗墊in、INO-INn係由定位電路245 、246來定位，故測試電路214並不在導電測試中故障。 [第五具體例] 第10圖係依照第五具體例之SDRAM 600之示意性電 路圖。此SDRAM 600有個別之輸入邏輯電路224和匯流排 驅動電路225。此輸入邏輯電路224係鄰近輸入增耗墊ΙΝ0-INn而放置，以及匯流排驅動電路225係鄰近内部匯流排 線路BLout而放置。 此一規畫防止SDRAM 600之輸入終端處輸入能量之 增大，以及由於内部匯流排線路BLout之佈線之能量之增 大。其結果，存取時間係不因測試電路14之附加而被影響 ’以及電力消耗量係不增加。 [第六具體例] 在一第六具體例中，第9圖内之定位電路245、246係 由第11圖内所示之定位電路250所取代。此定位電路250並 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I I--I ^ i — — — — — — —--I I I (請先閱讀臂面之注意事項再填寫本頁) 45 527491

經濟部智慧財產局員工消費合作社印製 一如第11圖内所示，此定位電路250適當地包括一 PMOS電晶體TP8經連接於高電位電源Vcc和輸入增耗墊 /cs和輸入緩衝器211之間之節點之間。此pM〇s電晶體τρ8 之閘極係供應以一測定信號φδχ，以及此測定信號控制 此定位電路250。一如第12圖内所示，此測定信號φδχ係由 一起動電路251和一測定電路252所產生。 此起動電路251包括一NMOS電晶體ΤΝ6和三個電阻 器R1-R3。電阻器R1*R2係呈串聯地連接於高電位電源 Vcc和接地線之間，它形成一電位分位器。由電亥分位器 所分開之電壓係供應至]^^08電晶體TN6之閘極。nm〇s 電晶體之汲極係通過電阻器R 3而連接至高電位電源v c c , 以及NMOS電晶體TN6之源極係接地線。 一如第13圖内所示，當高電位電源Vcc係自外部裝置 供應至SDRAM 600時，此電源電壓昇高至一基準電壓。 分位器之分位之電壓隨電源電壓上昇而昇高。當電源電壓 到達大約基準電壓之一半時，此NM〇s電晶體TN6係接上 ，以及NMOS電晶體TN6之汲極電位自高位準下降至低位 準。NMOS電晶體TN6之此一下降之汲電位係供應至測定 電路252作為一電力接上信號ψοη。亦即，此起動電路 供應此測定電路252以電力接上信號φοη，但由於高電位電 --I--^--I l· — I I illlll·— ^ ---------^ I赢 (請先閱讀臂面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱）

-I ϋ rp «I I* ϋ ϋ ϋ 1 ϋ 1 1 n H 46 527491 A7 B7 五、發明說明（44) 源Vcc係已接上，它於一特定時間之後自高位準降落至低 位準。 ------— — — — — — — 裝 i I (請先閱讀嘴面之注意事項再填寫本頁) 此測定電路252包括兩個NMOS電晶體TN7、TN8和四 個反相器253-256。NMOS電晶體TN7、TN8之兩者源極係 接地線。NMOS電晶體TN7之汲極和NMOS電晶體TN8之 汲極之間，一接扣電路257係經連接，它係兩個反相器253 、254所形成。NMOS電晶體TN7之閘極係經供應以電力 接上信號φοη，以及NMOS電晶體TN8之閘極係經供應以預 充電信號PALL。此預充電信號PALL係在來自外部裝置之 一特殊命令信號（預充電命令信號）之基礎上所產生。於 SDRAM係轉移入正常操作中時，此預充電命令係在一早 期時間由外部裝置所輸出。NMOS電晶體TN7之汲電位係 通過此兩個反相器255、256而供應至PMOS電晶體TP8之 閘極作為測定信號c|)sx。 ;線- 經濟部智慧財產局員工消費合作社印製 一如第3圖内所示，於電力係接上之後，此NMOS電 晶體TN7係由高位準電力接上信號φοη所接上，以及NMOS 電晶體TN7之汲極走向低位準以及NMOS電晶體TN8之汲 極走向高位準。亦即，此接扣電路257係經起始，以及低 位準測定信號(|>sx係自測定電路252輸出。當此電力接上信 號φοη於一特定時間之後下降至低位準時，此NMOS電晶 體TN7係被關斷，但此低位準測定信號φδχ係由於NMOS電 晶體TN7係經由此接扣電路257保持在低位準而繼續地輸 出。此後，當它係被供應以有高位準之預充電信號PALL 時’此NMOS電晶體TN8係接上，以及電位位準由接扣電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 47 527491 A7 B7

經濟部智慧財產局員工消費合作社印製 五、發明說明（45) 路257所保持者係被反轉。由是而，此測定信號枇X之自測 定電路252所輸出者自低位準轉向至高位準。定位電路25〇 之此PMOS電晶體TP8係由高位準測定信號所關斷，以 及此定位電路250係在此正常操作模式中關斷。亦即，此 定位電路250係在測試模式中被啟動而在正常操作模式中 被解除啟動。換言之，在此測試模式中，此接扣電路25〇 定位此輸入增耗塾/cs至高位準，並在正常操作模式中， 此接扣電路250係不操作以致於不能產生沒電流。 供應至測定電路252之NMOS電晶體TN8之閘極之信 號係不限於此預充電信號PALL，而可以是一充電作號< 模式暫存設定彳§號。此充電信號係由供充電操作用之充電 命令所產生，以及模式暫存設定信號係由用於模式設定操 作之模式暫存設定命令所產生。此命令係當模式移轉入正 常操作模式中時自外部裝置輸出。 此輸入增耗墊，定位電路250係對其連接者，係不限 於輸入增耗墊/cs，而它可以是一輸入增耗塾/ca§或輸入 增耗墊/CKE。此輸入增耗墊CAS係供應以行地址閃控信 號CAS，以及輸入增耗墊/CKE係經供應以一時鐘賦能信 號 CKE。 第六具體例之優點係如下： (1)’在此測試模式中，如果此輸入增耗墊/cs係打開 時，此輸入增耗墊/cs係由此定位電路250定位為高位準。 因此，數個SDRAM係經防止其不會在同一時間地輸出信 號至板上之匯流排佈線。換言之，匯流排線路在板上互爭 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —iim— 丨訂---------線 (請先閱讀臂面之注意事項再填寫本頁) 48 心/491 經濟部智慧財產局員工消費合作社印製 A7 -----— 叩 _____ 五、發明說明（46) 之情況係經防止。當定位電路25〇係未裝設之情況中，下 列缺點即發生。亦即，如果一接觸故障係產生於板上之佈 線和一 SDRAM之外部終端3之間以使此輸入增耗墊/cs斷 路時，此輸入增耗墊/cs將變成浮動。在此一時刻，即令 是如果一導電測試係未實施，該處仍可以有一 sdram因 錯誤自外部裝置接收低位準信號以進入此測試模式。在此 一狀態下，當此外部裝置對另一 31)]^八1^實施導電測試時 ，此仏號係自因錯誤而進入此測試模式之SDRAM輸出至 匯流排線路，以及另一 SDRAM產生匯流排之爭奪。 (2) ’在正常操作模式中，此定位電路25〇係不操作， 以及由於漏電流之電力消耗量係經避免。 [第七具體例] 在第七具體例中，第9圖内之定位電路246係由第14圖 内所示之定位電路260所取代。在第七具體例中，於測試 模式中，此SDRAM藉回應低位準晶方選擇信號之輸出 啟動信號φΟΕ而啟動此輸出緩衝器213。此SDRAM自輸出 增耗墊DQO-DQn供應此輸出信號至板上之匯流排線路。 在此第七具體例中，即令是如果它在錯誤中進入此測試模 式，此SDRAM仍解除輸出緩衝器213之啟動以制止由晶方 信號(|)cs在此高位準之信號之輸出。 一如第14圖内所示，此定位電路260包括一 PMOS電 晶體TP 10經連接於南電位電源Vcc和輸入增耗塾/cs和輸入 緩衝器211之間之節點之間’以及一反相器261。PMOS電 晶體TP10之閘極係經供應以由反相器261所反轉之測試啟 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝--------訂---------線 (請先閱讀脅面之注意事項再填寫本頁) 49 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 527491 A7 _____B7__ 五、發明說明（47) 動信號(|)TS。 如果此輸入增耗墊/cs係未連接至板上之佈線時，它 係在斷線狀態中，以及低位準晶方選擇信號係因錯誤 通過此輸入增耗墊/cs而供應至此内部電路216，此SDRAM 將進入此測試模式。隨後，此測試啟動信號町以系輸入高 位準中以啟動此定位電路260。亦即，此輸入增耗塾/^係 經定位至咼電位電源Vcc。下一步，當低位準晶方選擇信 號(t>cs係供應至内部電路216時，此内部電路216解除輸出 緩衝器213之啟動，以及此SDRAM係經制止其不作信號之 輸出。因此，匯流排爭奪係在安裝數個SDraM之板上被 防止。 [第八具體例] 在一第八具體例中，此定位電路246在第9圖中者係由 第15圖中所示之定位電路263所取代。此定位電路263包括 一PMOS電晶體TP11經連接於高電位電源vcc和輸入增耗 墊/cs和輸入緩衝器211之間之節點之間，以及一;^]^〇3電 晶體TN11經連接於反相器220、221之間之節點和接地線 之間。此PMOS電晶體TP 11之閘極係經連接至反相器22〇 、221之間之節點。NM〇S電晶體TN11係供應以電力接上 信號φοη。此PMOS電晶體TP11和反相器220係作為一接扣 電路而構形。 當輸入增耗墊/cs係在斷路狀態中時，當電力接上之 後，此電力接上信號φοη將NM0S電晶體TN11接上，並降 低反相器220、221之間之節點電位至低位準。隨後，此 ----I ,----r I I I illlll· — ^« — — — — — 1 — ---r (請先閱讀臂面之注意事項再填寫本頁) 50 527491 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（48 ) PMOS電晶體TP11係被接上，以及此輸入增耗墊/cs之電位 係經定位至高電位電源Vcc之位準。輸入增耗塾/cs之電位 係經定位至如此之電位位準（Vcc-Vthp)，即高電位電源Vcc 係以PMOS電晶體TP 11之臨限電壓而降低。如果此定位電 位係較Vcc-Vthp為高時，汲電電流將不會經過1^〇8電晶 體TP11而提供。 此輸入緩衝器211輸出南位準晶方選擇信號，隨後 電力接上信號走向低位準，以及NMOS電晶體ΤΝ11係關斷 。在此一時刻，反相器220、221之間之節點保持電位於低 位準，以及輸入緩衝器211繼續輸出高位準晶方選擇信號 (|)cs 〇 如果輸入增耗塾/cs係已連接至板上之佈線時，輸入 增耗塾/cs之電位係轉向至低或兩位準。在此，如果輸入 增耗墊/cs係轉向至高位準時，反相器220、221之間之節 點將變成低位準以接上PMOS電晶體TP11。不過，由於輸 入增耗墊/cs之電位係高位準，故汲電電流係未經過pM〇s 電晶體TP11而自高電位電源Vcc提供。當輸入增耗墊/(^之 電位係轉變至低位準時，反相器220、221之間之節點變成 南位準以轉變PMOS電晶體TP 11。因此，沒電電流係不經 過此PMOS電晶體TP11而提供。 第八具體例之優點係如下。 (1) ’在測試模式中，如果輸入增耗墊/cs係斷路時， 此晶方選擇信號(|)CS係保持在高位準。因此，多個SDrAM 安裝在板上係已防止其在同一時間地執行導電測試。其結 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --— — — — — — — — I! ^^ ·!1 訂·！ (請先閱讀臂面之注意事項再填寫本頁) 51

527491 五、發明說明（49) 果，板上匯流排線路之爭奪係已防止。 (2)，當輸入增耗墊/cs之電位係依照自外部裝置之輸 入信號而轉變為低位準時，定位電路263之PMOS電晶^ TP11係關斷，以及電電流係未通過該處而提供。另 一方面，當輸入增耗墊/cs之電位係轉變為高位準時，此 定位電路263之PMOS電晶體TP11係接上。不過，由於輸 入增耗墊/cs係在高位準，故汲電電流係不能自高電位電 源經過PMOS電晶體TP11而提供。因此，第八具體例之定 位電路263抑制沒電電流。 [第九具體例] 在第九具體例中，第15圖内之定位電路263係由第16 圖内之定位電路264所取代。此定位電路264包括一 pM〇s 電晶體TP12經連接於高電位電源Vec和pMOS電晶體τρη 之間。PMOS電晶體TP 12之閘極係供應以測定信號ψδχ。 當高電位電源Vcc係供應至此SDRAM時，如第18圖内 所示’此低測定信號φ5Χ接上PMOS電晶體τρ 12，以及高 位準電力接上信號φοη接上此NMOS電晶體TN11和PMOS 電晶體TP11。藉以使輸入增耗墊/cs係經定位至高電位電 源Vcc之位準。 於測定時間已過去之後，由於高位準晶方選擇信號 係已自輸入緩衝器211供應至内部電路216，故此電力接上 信號φοη降下至低位準，以及NMOS電晶體ΤΝ11係關斷。 隨後，反相器220、221之間之節點保持電位在低位準，以 及輸入緩衝器211繼續地供應此高位準晶方選擇信號φ(^至 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） ^ I 丨 ί —訂__ - ---I--線—秦 (請先閱讀脅面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 52 527491

經濟部智慧財產局員工消費合作社印製 五、發明說明（50) 内部電路216。 當測定信號(f)sx係轉變至高位準，以及SDRAM係已變 換為正常操作模式時，此PMOS電晶體TP12係關斷。亦即 ’此定位電路264係在此正常操作模式中解除啟動。因此 ’即令是如果一 4.5伏特之信號係自外部裝置供應時，此 輸入增耗墊/cs係經防止其不會提供汲電電流至高電位電 源Vcc。換言之，此第九具體例係適用以讓一SDRAM具有 能力接收，例如，自外部裝置之4.5伏特之信號於高電位 電源Vcc係例如設定為3.3伏特時。 第16圖内之定位電路264可以由第17圖内所示定位電 路265所取代。此定位電路265另包括兩個NMOS電晶體 TN12、TN13，五個反相器266-270，以及一反或電路271 〇 NMOS電晶體TN12、TN13兩者之源極係接地線，以 及兩個反相器266、267所形成之一接扣電路係連接於 NMOS電晶體TN12之汲極和NMOS電晶體TN13之汲極之 間。NMOS電晶體TN12之汲極係連接至PMOS電晶體TP12 之閘極，以及NMOS電晶體TN12之閘極係連接至NMOS電 晶體TN11之閘極。NMOS電晶體TN13之閘極係連接至反 或電路271之輸出終端。反或電路271之第一輸入終端係供 應以測試信號φΤ S，以及此第二輸入終端係供應以由三個 反相器268至270所倒反之測試信號(|)TS。 當高電位電源Vcc係供應至SDRAM時，高位準電力接 上信號φοη接上NMOS電晶體TN11、TN12，並由是而接上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 53 ------------裝！ —訂--------線 (請先閱讀臂面之注意事項再填寫本頁) 527491

PM〇 =電日日體ΤΡη、τρΐ2。因此，輸入增耗墊—係經定 位：间電位電源Vcc之位準。當此輸入增耗墊心係在斷路 狀〜、中時w位準晶方選擇信號_係通過輸人緩衝器川 而供應至内部電路216。 在一特定時間之後，電力接上信號φ〇η下降至低位準 此NMOS電曰曰體丁 Nil、ΤΝ12係關斷。在此，pM〇s電晶 體TPm極係由接扣電路272@定純位準處，以及反 相器220、221之間之節點係保持在低位準。因此，輸人緩 衝益211繼續地供應高位準晶方選擇信號扣s至内部電路 216 ° 經濟部智慧財產局員工消費合作社印製 备導電測試係已完成時（亦即，當測試信號φτ8降至低 位準時），此反或電路271輸出有脈寬由三個反相器％L27〇 之遲延時間所測定者之一脈衝信號。此NM〇s電晶體τνι3 係由脈衝信號接上，它倒反由接扣電路272所保持之電位 位準。亦即謂，NM〇s電晶體ΤΝη之汲極電位係轉變至 低位準，以及NMOS電晶體ΤΝ12之汲極電位係轉變至高 位準以關斷PMOS電晶體ΤΡ12。其結果，於導電測試係已 凡成之後，此定位電路265係不被啟動，以及即令是如果4 5 伏特之信號係自外部裝置供應時，此輸入增耗墊/cs不會 提供漏電電流朝向高電位電源Vcc。 第四至第九具體例可以變更如下。 (a)，在第六具體例中，此測定信號φδχ供應至定位電 路250之PMOS電晶體ΤΡ8之閘極者可以由一定時器來產生 。此定時器係適當地以一振盪器和計數器來組態。此定

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經濟部智慧財產局員工消費合作社印製 527491 A7 B7 五、發明說明（52) 器控制PMOS電晶體TP8於測試模式中接上，並控制其在 正常操作模式中關斷。此將亦防止漏電電流。 (b) ，在第六至第九具體例中，此輸入增耗墊/cs係由 高電位電源Vcc所定位。不過，吾人不僅限於此。當高位 準信號係供應至輸入增耗墊/cs於進入測試模式上時，此 輸入增耗墊/cs可以定位為地線位準。此將防止錯誤地進 入至測試模式，那係在實際使用中較合適者。因此，一 NMOS電晶體其汲極係經連接於輸入增耗墊/cs和輸入緩衝 器211之間，以及其源極係已接地線者係被使用。在此一 情況下，此輸入增耗墊/cs係經定位至一電位位準（Vss-Vthn) ，此即係由NMOS電晶體對照地線位準之臨限電壓所增大 者。此外，如果輸入信號之電位係大於Vss-Vthn時，漏電 電流將不會經過NMOS電晶體而提供。 (c) ，第11、14至17圖内之定位電路250、260、263-265 可以應用於第2圖中之傳統式半導體裝置100。同時在此一 情況下，此輸入增耗墊/cs係在測試模式中被定位，以及 漏電電流係經防止不會在正常操作模式中流動。 (d) ，匯流排驅動電路215、225可以變更如第15圖内 所示。在匯流排驅動電路215、225中，作為啟動信號之測 試信號(1>TS係供應至PMOS電晶體TP2、TP4和NMOS電晶 體TNI、TN3，它們係接近匯流排佈線放置者。因此，當 匯流排驅動電路215、225係被解除啟動時，匯流排驅動電 路215、225之MOS電晶體之輸入電容量係經防止其係添 加至内部匯流排BLout之電容量。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 55 -----------I -裝---— II--訂---------線 (請先閱讀背面之注意事項再填寫本頁) 527491 A7 ----- B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（53) (e) ’此電力接上信號φ〇Ι1可以於特定時間中關斷，以 取代係在特定時間中接上如第13或18圖内所示。在此一情 況中’一定位電路係需要由此電力接上信號來操作，它係 於此特定時間中關斷者。 (f) ，本發明可以應用於一半導體積體電路裝置，而 此裝置除了一 SDRAM以外不含一 RAM或一記憶體者。 (g) ，為了要發送此測試信號，用於輸入之内部匯流 排線路Blin可以被分享以取代此内部匯流排線路BL〇ut用 於輸出。在此一情況下，此内部匯流排線路則比係實質地 放置在輸入緩衝器211和測試電路214之間。 對精於此技藝者至為顯明，即本發明可以以甚多其他 特殊形態來具體實施而不會背離其精神或範圍。因此，本 範例及具體例係被視為說明性質而非限制性質，以及本發 明係不受前此所提供之詳細說明之限制，但可以在附列之 申請專利範圍及相等情況以内作變更。 n I n ϋ n n in ϋ ϋ ϋ ί I m ml II n ϋ —Mi 一-0, · a* w am· w n 1 t I ϋ ϋ n ϋ ϋ i^i n ϋ 1· ϋ ·ϋ H ϋ · (請先閱讀臂面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 56 527491 A7 r-------- Β7 五、發明說明（54) 元件標號對照 經濟部智慧財產局員工消費合作社印製 la…測試電路 35c…遲延電路 2a…接收電路 35d…控制電路 10、10a…中央處理單元 35e…反及電路 11、11a…資料輸出單元 35f…奇數級反相器 12、12a…資料比較單元 36…再設定電路 13 -15…反相器 36a…CMOS反相器 16…PMOS電晶體 36b…PMOS電晶體 17…NMOS電晶體 36c…NMOS電晶體 18、19…反及電路 37…轉移閘 20…反或電路 38-40···反相器 21-25···反相器 41-..PMOS電晶體 26…資料反相單元 42 — NMOS電晶體 27…反或電路 43、44·.·或閘電路 28…轉移閘 100…半導體裝置 29…反相器 211…輸入緩衝器 30a、b…記憶體單元 212…測試輸入緩衝器 3 1…接扣 213…輸入緩衝器 32…邏輯早元 214…測試電路 33…轉移閘 215…匯流排驅動電略 3 4…接扣電路 216…内部電路 34a、b…反相器 220、22卜··反相器 35a、b…反相益 222、223…反相器 --— — —— — — —----裝 — II 訂---- --線 (請先閱讀脅面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公爱） 57 527491

五、發明說明（55) 224···輸入邏輯電路 251…測定電路 225…匯流排驅動電路 260…定位電路 22 6…互斥反或電路 261…反相器 227…反相器 263…定位電路 228···反相器 264…定位電路 230-232···反相器 265…定位電路 233…反及電路 266-270…反相器 234…反或電路 271…反或電路 235-244···反相器 272…接扣電路 245、246…定位電路 300…電子裝置 28卜··輸入緩衝器 400…電子裝置 282···内部電路 500···同步化動態隨機存 283···輸出緩衝器 取記憶體（SDRAM) 285···測試電路 600 …SDRAM 286···專用輸出電路 DB 1-DBn···匯流排線路 200···電子裝置 Pal-Pan、Pbl-Pbn···輸入 250···定位電路 25卜··啟動電路 /輸出銷 — — — — — ^— — — —^ — 1 — · I I I I I I « — — — — — — — a (請先閱讀脅面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 58

Claims (1)

1. 527491

   申請專利範圍 經濟部智慧財產局員工消費合作社印製 種測試電子裝置之方法，此電子裝置包括第一和第 二半導體裝置以數個匯流排線路相互連接者， 包含之步驟為·· ^ 此第一半導體裝置以第-邏輯輸出信號供應選擇 之匯流排線路之一； 此第二半導體裝置自選擇之匯流排線路獲取第一 匯流排線路信號； 此第二半導體裝置倒反此第一匯流排線路信號以 產生一第二邏輯輸出信號； 此第二半導體裝置傳送此第二邏輯輪出 -半導體裝置； 旎至第 此第一半導體裝置自此選擇之匯流排線路接收第 二匯流排線路信號；以及 此第一半導體裝置比較第一邏輯輸出信號與第二 匯流排線路信號以判斷第一半導體裝置和第二^ = 裝置之間之連接。 2·如申請專利範圍第丨項之方法，其中此第一半導體裝 供應此選擇之匯流排線路以有一第一邏輯值之第二 輯輸出信號，並供應其他匯流排線路以各有一 輯值之信號。 一 3·如申請專利範圍第旧之方法，其中此第1導體裝 供應鄰接第二匯流排線路之一第一匯流排線路以^ 第邏輯值之第一邏輯輸出信號，並供應第二匯 線路以有一第二邏輯值之一信號。 ； 4·如申請專利範圍第丨項之方法，其中此第一半導體裝 置 邏 邏 置 流排 置 (請先閱讀背面之注意事項再填寫本頁) -L · 訂---------線{ i張尺度適种"準（CNS)A4規格（2$ x 297公釐） _ 59 527491 A8B8C8D8 4經濟部智慧財產局員工消費合作社印製 申請專利範圍 =應：接第二組匯流排線路之第一組匯 有一第—邏輯值之第-邏輯輸出信號，並供各 匯流排線路以各有一第二邏輯值之俨號。“ 一、、且 請專利範圍第1項之方法，其中供應第-邏輯輸出 ’獲取第-匯流排線路信號，及產生第 出信號之步驟係利用選擇之匯流排線路而執行；輯輸 ,一種測試一電子裝置之方法，此裝置包括第—和第二 裝置以數個匯流排線路而相互連接者，包含之 此第一半導體裝置以第-邏輯輸出信號供應選擇 之匯流排線路之一； < 坪 此第二半導體裝置自此選擇之匯流排線路獲取第 一匯流排線路信號； 於輸出此第-邏輯輸出信號之後，此第一半導體 裝置產生-第二邏輯輸出信號，此信號係第一邏輯輸 出L號之倒反之k號，並供應此選擇之匯流排線路 之此第二邏輯輸出信號； 此第二半導體裝置自選擇之匯流排線路接收第二 匯流排線路信號；以及 此第半導體裝置比較第_邏輯輸出信號和此接 收之第二匯流排線路信號以判斷第一半導體裝置和第 二半導體裝置之間之連接。 ' 7·如申請專利範圍第6項之方法，其中此第一半導體裝置 供應選擇之匯流排線路以有第一邏輯值之第一邏輯輸 出信號，並供應其他匯流排線路以各有一第二邏輯值 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公£_ — — — — — — I - I ! 11肇 111 篇！ (請先閲讀背面之注意事項再填寫本頁) 60 經濟部智慧財產局員工消費合作社印製

   A8 B8 C8 D8 申請專利範圍 之信號。 ’ 8·如申請專利範圍第6項之方法， 供應鄰近於第二匯流排線、第-+導體裳3 第-邏輯值之第一邏輯輪 線路以有- 線路以有一第二邏輯值之_信號' 並供應第二匯流排 9.::請專利範圍第6項之方法，其 二鄰近第二組匯流排線路之第-組匯流 邏輯值之第一邏輯輸出信號，並 組匯流排線路以各有1二邏輯值之信號。〜此第二 圍第6項之方法，其中供應第-邏輯輸* 二獲取第一匯流排線路信號，產生第二邏輯輸出 以及輸出此獲得之第-匯流排線路信號之諸步 驟係利用此選擇之匯流排線路執行。 说之4步 11 裝置包含第一和第二半導體裝置以數個匯 順路而相互連接者’其中此第-半導體裝置包含 第-輸出電路經連接至每一匯流排線路，用以 供應每-匯流排線路以一第一邏輯輸出信號，以及 一比較電路連接至每一匯流排線路；以及 此第二半導體裝置包括： 一輸出電路經連接至每一匯流排線路，用以獲取 第一匯流棑線路信號，以及 一第二輸出電路經連接至輸入電路，用以倒反此 第-匯流排線路信號以產生一第二邏輯輪出信號，並 供應一相當之匯流排線路以第二邏輯輸出信其中

   本紙張尺度適用中關家標準（CNS)A4規格（21G χ 297公爱）

   --------訂---------線. (請先閱讀背面之注意事項再填寫本頁) 61 527491 A8B8C8D8 經濟部智慧財產局員工消費合作社印製

   =二接二一第Γ流排線路信號，並比較此第 斷二=: 流排線路信號以產生-判 有關於第一半導體裝置和第二半導體裝置之 間之連接者。 卞守股衮置之 12=:=圍第11項之電子裝置1中此相當於-k擇之匯線路之第_輸出電路 排線路以有一第一邏輯值 ^ ^/;,L MW 科值之第一邏輯輸出信號，以及 = 於其他匯流排線路之其他第_輸出電路供應其他 匯机排線路U有一第二邏輯值之信號。 13. Π:範圍第U項之電子裝置1中此相當於鄰 近第二匯>道線路之第一匯流排線路之第一輸出電路 供應第一匯流排線路以有第-邏輯值之第-邏輯輸出 k號’以及相當於第二匯流排線路之此第一輸出電路 供應第二匯流排線路以有一第二邏輯值之信號。 14. 如申請專職圍化項之電子裝置，μ相當於㈣ 第一組匯流排線路之第一組匯流排線路之第—輸出電 路’供應此第—組匯流排線路以各有-第-邏輯值之 第一邏輯輸出信號，以及相當於第二組匯流排線路之 第二組第一輸出電路供應此第二組匯流排線路以 一第二邏輯值之信號。 15. 如申請專利範圍第u項之電子裝置，纟中此第一輸出 電路係使用於一測試模式t，以及第-半導體裝置之 一正常操作模式中。 16. 如申請專利範圍第11項之電子裝置，其中此輸入電路 和第一輸出電路係用於一測試模式和第二半導體裝置 Μ--------^---------線 (請先閱讀背面之注意事項再填寫本頁)

   本紙張尺度刺中_ (cns)a4 x 297公釐） 之正常操作模式中。 17·如申請專利範圍第u項之電子裝置，其中此輸入電路 包括： 接扣電路，它鎖住此第一邏輯輸出信號；以及 一再設定電路經連接至此接扣電路，它為回應第 一邏輯輸出信號及一指令信號之一而再設定此接扣電 路。 18·種電子裝置，包含第一和第二半導體裝置以數個匯 流排線路而相互連接，其中此第一半導體裝置包括·· 一第一輸出電路經連接至每一匯流排線路，用以 供應每一匯流排線路以一第一邏輯輸出信號， 一反向輸出電路經連接至每一匯流排線路，用以 供應每一匯流排線路以—第二邏輯輪出信號，此信號 係在第一輸出電路供應第一邏輯輸出信號之後此第一 邏輯輸出信號之一倒反信號，以及 一比較電路經連接至每一匯流排線路；以及 此第二半導體裝置包括： 一輸入電路經連接至每一匯流排線路，用以獲取 第一匯流排線路信號，以及 一第二輸出電路經連接至此輸入電路，用以供應 —相當之匯流排線路以第一匯流排線 比較電路接收-第二匯流排線路信號，=較二 邏輯輸出信號和此第二匯流排線路信號，以產生有關 於第一半導體裝置和第二半導體裝置之間之連接之一 判斷信號。

   A8B8C8D8 、申請專利範圍 _ 經濟部智慧財產局員工消費合作社印製 =申請專利範圍第18項之電子裝置，其中相當於-这 =之匯流排線路之第—輸出電路供應此選擇之昆流朝 :路以有一第一邏輯值之第一邏輯輸出信號，以及相 =於非選擇之匯流排線路之其他第—輸出電路供應此 非選擇之匯流排線路以信號之各有—第二邏輯值者。 %如申請專利範圍第18項之電子裝置，纟中此相當於鄰 近第二匿流排線路之第一區流排線路之第—輸出電路 供應此第-匯流排線路以有一第一邏輯值之第一邏輯 輸出信號，以及相當於此第二匯流排線路之第一輸出 電路供應第二匯流排線路以一有第二邏輯值之信號。 21·如申請專利範圍第18項之電子裝置，其中相當於鄰近 第一組匯流排線路之第一組匯流排線路之第一組第一 輸出電路，供應此第一組匯流排線路以各有一第一邏 輯值之第-邏輯輸出信號，以及相當於第二組匿流排 線路之第二組之第—輸出電路，供應此第二組之匯流 排線路以各有一第二邏輯值之信號 22.如申請專利範圍第18項之電子裝置，其中此第一輸出 電路係用於一測試模式和第一半導體裝置之正常操作 模式中。 23·如申請專利範圍第18項之電子裝置，其中此輸入電路 和第二輸出電路係用於第二半導體裝置之測試模式和 正常操作模式中。 24· —種第一半導體裝置，它判斷第一半導體裝置和以匯 流排線路連接至該處之第二半導體裝置之間之連接者 ’此第一半導體裝置包含： 請 先 閱 讀 背 Sj 之 注 意 事 項 再 填 · 寫裝 本农 頁 訂 中國國家標準i)A4規格⑽ X 297公釐） 527491

   A8 B8 C8 D8 申請專利範圍 一輸出電路經連接至各匯流排線路，它供應各匯 流排線路以第一邏輯輸出信號，其中此第二半導體穿 置接收一第一匯流排線路信號，並供應一敗 以一第二邏輯輸出信號，而此信號係第—匯== 信號之倒反信號；以及 一比較電路經連接至每一匯流排線路，它接收第 二匯流排線路信號，並比較第一邏輯輸出信號與第二 匯流#線路信號，以產生有關於此第一半導體裝置和 第二半導體裝置之間之連接之一判斷信號。 25.-種第-半導體裝置，它判斷第—半導體I置和以匯 流排線路連接至該處之第二半導體裝置之間之連接者 ，此第一半導體裝置包含： 一輸出電路經連接至每一匯流排線路，它供應每 一匯流排線路以第一邏輯輸出信號，其中·此第二^導 體裝置接收第一匯流排線路信號， 一反向輸出電路經連接至每一匯流排線路，它供 應每一匯流排線路以一第二邏輯輸出信號，此信號係 此輸出電路供應第一邏輯輸出信號之後第—邏輯輸出 信號之一反轉信號；以及 一比較電路經連接至每一匯流排線路，它接收第 二匯流排線路信號，並比較第一邏輯輸出信號與此第 二匯流排線路信號，以產生有關於第一 第二半導體裝置之間之連接之一判斷信號。 ^ 26·—種被計量半導體裝置，其係以匯流排線路連接至一 計量之半導體裝置，包含·· .............—MW—— (請先閲讀背面之注意事項再填寫本頁) ·-訂| 65 527491 % 内 A8 B8 C8 D8 、申請專利範圍 一接扣電路，它經由匯流排線路之一接收自此計 量之半導體裝置所供應之邏輯信號，以及 一邏輯電路連接至接扣電路，它倒反此接扣邏輯 #號以產生一倒反之邏輯信號。 27·如申請專利範圍第26項之被計量半導體裝置，其中此 被計量之半導體裝置另包含一再設定電路經連接至接 扣電路，它回應邏輯信號或一命令信號之在匯流排線 路上煮.之任一種而再設定此接扣電路。 28. —種被計量半導體裝置，其係以匯流排線路連接至一 計量之半導體裝置，包含： 一接扣電路，它通過一匯流排線路接收自計量之 半導體裝置所供應之邏輯信號，以及 一邏輯電路經連接至接扣電路，它輸出此接扣之 邏輯信號。 29. 如申請專利範圍第28項之被計量半導體裝置，其中此 被计量半導體裝置另包含一再設定電路經連接至接扣 電路’它回應於在匯流排線路上之邏輯信號或一命令 信號之任一種而再設定此接扣電路。 30. —種半導體裝置，包含·· 輪入終端， 輸出終端， 一内部電路 第一匯流排線路，它分別地連接此輸出終端和 部電路，以及 測試電路，經由測試信號傳輸路線而連接於該輪 本紙張尺錢财_家^57〇^ χ297/ ----------------------^ (請先閱讀背面之注意事項再填寫本頁) 66 527491 經濟部智慧財產局員工消費合作社印製 並 A8 B8 C8 D8 六、申請專利範圍 入終端和輸出終端之間，其中至少一部分該第一匯流 排線路或該第一匯流排線路係由該測試信號傳輸路線 所分享。 3 1 ·如申請專利範圍第3〇項之半導體裝置，其中每一測試 電路包括： 一輸入邏輯電路經連接至輸入終端，以及 一匯流排驅動電路經連接於輸入邏輯電路和第二 匯流排線路之間。 32. 如申請專利範圍第31項之半導體裝置，其中輸入邏輯 電路係實質地靠近於輸入終端而放置，以及匯流排驅 動電路係實質地靠近第二匯流排線路放置。 33. 如申請專利範圍第31項之半導體裝置，其中此匯流排 驅動電路包括： 兩個PMOS電晶體呈串聯地連接於高電位電源和 第二匯流排線路之間；以及 兩個NMOS電晶體呈串聯地連接於一低電位電源 和第二匯流排線路之間，以及其中匯流排驅動電路之 一啟動信號係供應至靠近高電位電源之pM〇s電晶體 之閘極，以及靠近低電位電源2NM〇s電晶體之閘極 〇 34·如申請專利範圍第3〇項之半導體裝置，另包含定位電 路經連接至各自已之輸入終端，它定位此輸入終端至 一特定之電位。 35.如申請專利範圍第34項之半導體裝置，其中此定位電 路在一測試模式中定位此輸入終端至特定之電位 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公“ » I I I I If f ΙΓ ---· I I I I I Γ I «—— — III — — . (請先閱讀背面之注意事項再填寫本頁) 67 527491 經濟部智慧財產局員工消費合作社印製

   g8S --一----- 六、申請專利範圍 開釋此定位於正常操作模式中。 36.如申請專利範圍第34項之半導體裝置其中此定位電 路係由測試電路之一啟動信號所控制。 37·如申請專利範圍第34項之半導體裝置，其中此定位電 路包括一 MOS電晶體，以及此％〇8電晶體之閘極係在 此相當之輸入終端處供應以電位位準之反相信號。 38·如申請專利範圍第34項之半導體裝置，其中此定位電 路係由一電力接上信號和測試信號之啟動信號所控制 39·如申請專利範圍第34項之半導體裝置，其中此定位電 路係由一電力接上信號和一正常模式信號所控制。 40.如申請專利範圍第39項之半導體裝置，其中此正常模 式信號係在當電力係接上時探測一執行之操作之基礎 上而產生。 41·如申請專利範圍第4〇項之半導體裝置，其中當電力係 已接上所執行之操作包括預充電操作，一模式設定操 作及一充電操作之至少一種。 42·如申請專利範圍第34項之半導體裝置，其中每一輸入 終端包括接收一晶方選擇信號之一終端。 43. 如申請專利範圍第34項之半導體裝置，其中每一輸入 終端包括接收一行地址閃控信號之一終端。 44. 如申請專利範圍第34項之半導體裝置，其中每一輸入 終端包括接收一時鐘賦能信號之一終端。 45. 如申請專利範圍第34項之半導體裝置，其中此定位電 路定位至少一個輸入終端至此特殊電位位準之倒反之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） I I I - I I I I---^---------^ (請先閱讀背面之注意事項再填寫本頁)

   電位位準，而此 G符殊電位位準係當進入此測試模式時 供應至一輪入終端者。 6·如申明專利範圍第34項之半導體裝置，其中此定位電 路包括一接扣雷？々 电路’當電力係接上時，此接扣電路保 持此特殊電位位準，以及此定位電路定位此輸入終端 至由此接扣電路所保持之特殊電位位準。 47·如^專利範圍第％項之半導體裝置，另包含輸出緩 衝器電路g便在第_操作模式中自内部電路接收輸出 仏號’在第二操作模式中自測試電路接收測試信號， 以及輸出緩衝器輪出信號至該輸出終端。 48· —種半導體裝置，包含： 輸入終端， 輸出終端， 一内部電路， 測試電路經連接於輸入終端和輪出終端之間，以 及 定位電路連接至輸入終端，它定位各自之輸入終 端至一特定之電位於一測試模式中，並在正常操作模 式中開釋此輸入終端之定位。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 卜訂- 69