JP5748621B2 - 半導体チップ - Google Patents

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Description

この発明は半導体チップに関し、特に、互いに端子数の異なる２つのパッケージのうちの所望のパッケージに搭載可能な半導体チップに関する。
従来より、Ｎ個（ただし、Ｎは自然数である）の端子を有する第１のパッケージと、Ｍ個（ただし、ＭはＮよりも大きな整数である）の端子を有する第２のパッケージとのうちの所望のパッケージに搭載可能な半導体チップがある。この半導体チップには、その半導体チップが搭載されたパッケージの端子数を設定するための専用パッドと、Ｍ個のパッドとが設けられている。
半導体チップが第１のパッケージに搭載された場合は、専用パッドと電源電圧を受ける電源パッドとがボンディングワイヤによって接続される。また、半導体チップのＭ個のパッドのうちのＮ個のパッドが、Ｎ本のボンディングワイヤを介して第１のパッケージのＮ個の端子にそれぞれ接続される。半導体チップの内部回路は、専用パッドに電源電圧が与えられたことに応じて、Ｎ個の端子を有する第１の半導体装置として動作する。
また、半導体チップが第２のパッケージに搭載された場合は、専用パッドと接地電圧を受ける接地パッドとがボンディングワイヤによって接続される。また、半導体チップのＭ個のパッドが、Ｍ本のボンディングワイヤを介して第２のパッケージのＭ個の端子にそれぞれ接続される。半導体チップの内部回路は、専用パッドに接地電圧が与えられたことに応じて、Ｍ個の端子を有する第２の半導体装置として動作する。
なお、特許文献１には、半導体チップの製造プロセスにおいてプラズマがパッドを介してトランジスタに与える悪影響を軽減するため、パッドを複数の電極に分割する技術が開示されている。
特開２００２−１９８４９１号公報
しかし、従来の半導体チップでは、上記専用パッドの分だけチップ面積が大きくなるという問題があった。また、専用パッドと電源パッド（または接地パッド）とを接続するボンディングワイヤが必要であり、コスト高になっていた。また、専用パッドと電源パッド（または接地パッド）の間のボンディングにミスがあった場合は、内部回路の誤動作が発生していた。
それゆえに、この発明の主たる目的は、チップ面積が小さく、低コストで、誤動作が発生し難い半導体チップを提供することである。
この発明に係る半導体チップは、半導体チップの入出力端子として用いるパッドを物理的に分割し、分割されたパッドがワイヤボンディングによって短絡されているか否かに応じて、該半導体チップとして有効に使用する端子数を決定するものである。
この発明に係る半導体チップでは、分割されたパッドがボンディングによって短絡されるか否かに応じて有効な端子数を決定できるので、有効端子数を設定するための専用パッドを不要にすることができる。
この発明の実施の形態１による半導体チップの構成および使用方法を示す図である。 図１に示した半導体チップの要部を示す回路ブロック図である。 図２に示した２つの電極がボンディングワイヤによって短絡された状態を示す回路ブロック図である。 図２に示したＨｉ−ｚ検出回路の構成を示す回路ブロック図である。 図４に示したＨｉ−ｚ検出回路の動作を示すタイムチャートである。 図４に示したＨｉ−ｚ検出回路の動作を示す他のタイムチャートである。 図１に示した半導体チップの全体構成を模式的に示す回路ブロック図である。 図７に示したデータ入出力回路の構成を示す回路図である。 この発明の実施の形態２による半導体チップの要部を示す回路ブロック図である。 図９に示した各パッドに含まれる２つの電極がボンディングワイヤによって短絡された状態を示す回路ブロック図である。 実施の形態２の変更例を示す回路ブロック図である。
まず、この発明に係る半導体チップの概略構成とその効果について説明する。この発明に係る半導体チップは、Ｎ個（ただし、Ｎは自然数である）の第１の端子を有する第１のパッケージと、Ｍ個（ただし、ＭはＮよりも大きな整数である）の第２の端子を有する第２のパッケージとのうちの所望のパッケージに搭載可能な半導体チップであって、Ｎ個の第１のパッドと（Ｍ−Ｎ）個の第２のパッドとを備えたものである。半導体チップが第１のパッケージに搭載された場合は、Ｎ個の第１のパッドがＮ本のボンディングワイヤを介してそれぞれＮ個の第１の端子に接続される。半導体チップが第２のパッケージに搭載された場合は、Ｎ個の第１のパッドおよび（Ｍ−Ｎ）個の第２のパッドがＭ本のボンディングワイヤを介してそれぞれＭ個の第２の端子に接続される。（Ｍ−Ｎ）個の第２のパッドのうちの選択された第２のパッドは、互いに絶縁された第１および第２の電極に分割されている。第１および第２の電極は、所定の間隔を開けて配置され、対応の第２のパッドがボンディングワイヤを介して対応の第２の端子に接続されると、そのボンディングワイヤの端部によって短絡される。この半導体チップは、さらに、第１および第２の電極間が絶縁されている場合は、Ｎ個の第１の端子を有する第１の半導体装置として動作し、第１および第２の電極間が短絡されている場合は、Ｍ個の第２の端子を有する第２の半導体装置として動作する内部回路を備える。
この発明に係る半導体チップでは、（Ｍ−Ｎ）個の第２のパッドのうちの選択された第２のパッドが第１および第２の電極に分割され、第１および第２の電極間が絶縁されている場合は、内部回路がＮ個の第１の端子を有する第１の半導体装置として動作し、第１および第２の電極間が短絡されている場合は、内部回路がＭ個の第２の端子を有する第２の半導体装置として動作する。したがって、パッケージの端子数を設定するための専用パッドが不要となるので、チップ面積が小さく、低コストで、誤動作が発生し難い半導体チップを実現することができる。以下、この発明に係る半導体チップを図面を用いて詳細に説明する。
［実施の形態１］
本発明の実施の形態１による半導体チップ１は、図１（ａ）（ｂ）に示すように、四角形の半導体基板２と、８０個のパッドＰＡと、１個のパッドＰＢと、１９個のパッドＰＣとを備える。パッドＰＡ，ＰＢ，ＰＣは、半導体基板２の表面の外周に沿って配列されている。パッドＰＢは、所定の間隔を開けて配置された２つの電極Ｅ１，Ｅ２を含む。電極Ｅ１，Ｅ２の間隔は、ボンディングワイヤＷの端部の直径よりも小さく設定されている。また、電極Ｅ１，Ｅ２の間隔は、電極Ｅ１，Ｅ２間を電気的に絶縁することが可能な距離に設定されている。
半導体チップ１は、８０端子（８０ピン）のパッケージ３と１００端子（１００ピン）のパッケージ５とのうちの所望のパッケージに搭載可能となっている。パッケージ３は、図１（ａ）に示すように、８０個の端子ＴＡを備える。８０個の端子ＴＡは、四角形のパッケージの外周に沿って配列されている。半導体チップ１がパッケージ３に搭載された場合、８０個のパッドＰＡが８０本のボンディングワイヤＷを介してそれぞれ８０個の端子ＴＡに接続される。
この場合、パッドＰＢにはボンディングワイヤＷは接続されないので、パッドＰＢに含まれる２つの電極Ｅ１，Ｅ２は短絡されない。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が短絡されていないことから自身が８０端子のパッケージ３に搭載されたと判断し、８０端子のマイクロコンピュータ（半導体装置）として動作する。したがって、半導体チップ１およびパッケージ３は、８０端子のマイクロコンピュータ４を構成する。
また、パッケージ５は、図１（ｂ）に示すように、１００個の端子ＴＢを備える。１００個の端子ＴＢは、四角形のパッケージの外周に沿って配列されている。半導体チップ１がパッケージ５に搭載された場合、合計１００個のパッドＰＡ，ＰＢ，ＰＣが１００本のボンディングワイヤＷを介してそれぞれ１００個の端子ＴＢに接続される。
この場合、パッドＰＢにボンディングワイヤＷの一方端部がボンディングされて、パッドＰＢに含まれる２つの電極Ｅ１，Ｅ２がボンディングワイヤＷの一方端部によって短絡される。半導体チップ１の内部回路は、電極Ｅ１，Ｅ２が短絡されていることから自身が１００端子のパッケージ５に搭載されたと判断し、１００端子のマイクロコンピュータとして動作する。したがって、半導体チップ１およびパッケージ５は、１００端子のマイクロコンピュータ６を構成する。
図２は、半導体チップ１の要部を示す回路ブロック図である。図２において、半導体チップ１は、パッドＰＢに対応して設けられた抵抗素子１０、Ｈｉ−ｚ（ハイ・インピーダンス）検出回路１１、およびレジスタ１２と、内部回路１３とを備える。抵抗素子１０の一方電極は電源電圧ＶＣＣを受け、その他方電極はパッドＰＢの電極Ｅ１に接続される。
パッドＰＢにボンディングワイヤＷが接続されていない場合は、電極Ｅ１，Ｅ２間は絶縁されており、電極Ｅ２はＨｉ−ｚ状態になる。図３に示すように、パッドＰＢにボンディングワイヤＷが接続されている場合は、ボンディングワイヤＷの端部によって電極Ｅ１，Ｅ２間が短絡される。この場合は、電源電圧ＶＣＣが電極Ｅ１およびボンディングワイヤＷの端部を介して電極Ｅ２に与えられる。
パッドＰＢの電極Ｅ２は、Ｈｉ−ｚ検出回路１１に接続される。Ｈｉ−ｚ検出回路１１は、電極Ｅ２に電源電圧ＶＣＣが与えられているか否かを検出し、電極Ｅ２に電源電圧ＶＣＣが与えられていない場合は信号φ１１を「Ｈ」レベルにし、電極Ｅ２に電源電圧ＶＣＣが与えられている場合は信号φ１１を「Ｌ」レベルにする。
換言すると、Ｈｉ−ｚ検出回路１１は、電極Ｅ２がＨｉ−ｚ状態にあるか否かを検出し、電極Ｅ２がＨｉ−ｚ状態にあるか場合は信号φ１１を「Ｈ」レベルにし、電極Ｅ２がＨｉ−ｚ状態にない場合は信号φ１１を「Ｌ」レベルにする。
さらに換言すると、Ｈｉ−ｚ検出回路１１は、電極Ｅ１，Ｅ２間が絶縁されているか短絡されているかを検出し、電極Ｅ１，Ｅ２間が絶縁されている場合は信号φ１１を「Ｈ」レベルにし、電極Ｅ１，Ｅ２間が短絡されている場合は信号φ１１を「Ｌ」レベルにする。
レジスタ１２は、クロック信号ＣＬＫの立ち上がりエッジに応答してＨｉ−ｚ検出回路１１の出力信号φ１１を保持および出力する。レジスタ１２の出力信号φ１２は、内部回路１３に与えられる。
内部回路１３は、信号φ１２が「Ｈ」レベルである場合は、半導体チップ１が８０端子のパッケージ３に搭載されたと判断し、８０端子のマイクロコンピュータとして動作する。この場合、半導体チップ１およびパッケージ３は、８０端子のマイクロコンピュータ４を構成する。
また、内部回路１３は、信号φ１２が「Ｌ」レベルである場合は、半導体チップ１が１００端子のパッケージ５に搭載されたと判断し、１００端子のマイクロコンピュータとして動作する。この場合、半導体チップ１およびパッケージ５は、１００端子のマイクロコンピュータ６を構成する。
図４は、Ｈｉ−ｚ検出回路１１の構成を示す回路ブロック図である。図４において、Ｈｉ−ｚ検出回路１１は、ＰチャネルＭＯＳトランジスタ２０、ＮチャネルＭＯＳトランジスタ２１、インバータ２２，２３、ラッチ回路２４，２５、およびＡＮＤゲート２６を含む。トランジスタ２０，２１は、電源電圧ＶＣＣのラインと接地電圧ＶＳＳのラインとの間に直列接続される。トランジスタ２０，２１のドレインは、パッドＰＢの電極Ｅ２に接続される。
プルアップ信号φＵは、インバータ２２で反転されてトランジスタ２０のゲートに与えられるとともに、ラッチ回路２４の制御端子に直接与えられる。プルダウン信号φＤは、トランジスタ２１のゲートおよびラッチ回路２５の制御端子に与えられる。トランジスタ２０，２１のドレインに現れる信号ＶＥ２は、ラッチ回路２４の入力端子に与えられるとともに、インバータ２３で反転されてラッチ回路２５の入力端子に与えられる。ＡＮＤゲート２６は、ラッチ回路２４，２５の出力信号を受け、それらの論理積信号を出力する。ＡＮＤゲート２６の出力信号がＨｉ−ｚ検出回路１１の出力信号φ１１となる。
図５（ａ）〜（ｄ）は、電極Ｅ２がＨｉ−ｚ状態にある場合（電極Ｅ１，Ｅ２間が絶縁されている場合）におけるＨｉ−ｚ検出回路１１の動作を示すタイムチャートである。図５（ａ）〜（ｄ）において、初期状態では信号φＵ，φＤ，φ１１はともに「Ｌ」レベルにされている。このため、トランジスタ２０，２１はともに非導通状態にされている。
ある時刻ｔ１において、プルアップ信号φＵが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、トランジスタ２０が導通して信号ＶＥ２が「Ｈ」レベル（電源電圧ＶＣＣ）にされる。また、ラッチ回路２４は、プルアップ信号φＵの立ち上がりエッジに応答して、「Ｈ」レベルの信号ＶＥ２を保持および出力する。
プルアップ信号φＵが「Ｌ」レベルに立ち下げられた後、時刻ｔ２において、プルダウン信号φＤが「Ｌ」レベルから「Ｈ」レベルに立ち上げられと、トランジスタ２１が導通して信号ＶＥ２が「Ｌ」レベル（接地電圧ＶＳＳ）にされる。信号ＶＥ２は、インバータ２３で反転されてラッチ回路２５に与えられる。また、ラッチ回路２５は、プルダウン信号φＤの立ち上がりエッジに応答して、信号ＶＥ２の反転信号すなわち「Ｈ」レベルの信号を保持および出力する。ラッチ回路２４，２５の出力信号がともに「Ｈ」レベルになったので、ＡＮＤゲート２６の出力信号φ１１は「Ｈ」レベルになる。
また図６（ａ）〜（ｄ）は、電極Ｅ２がＨｉ−ｚ状態にない場合（電極Ｅ１，Ｅ２間が短絡されている場合）におけるＨｉ−ｚ検出回路１１の動作を示すタイムチャートである。図６（ａ）〜（ｄ）において、電極Ｅ１，Ｅ２に電源電圧ＶＣＣが与えられているので、信号φＶＥは「Ｈ」レベルに固定されている。また、初期状態では信号φＵ，φＤ，φ１１はともに「Ｌ」レベルにされている。このため、トランジスタ２０，２１はともに非導通状態にされている。
ある時刻ｔ１において、プルアップ信号φＵが「Ｌ」レベルから「Ｈ」レベルに立ち上げれると、トランジスタ２０が導通する。この場合、トランジスタ２０が導通してもしなくても、信号ＶＥ２は「Ｈ」レベルに固定されている。また、ラッチ回路２４は、プルアップ信号φＵの立ち上がりエッジに応答して、「Ｈ」レベルの信号ＶＥ２を保持および出力する。
プルアップ信号φＵが「Ｌ」レベルに立ち下げられた後、時刻ｔ２において、プルダウン信号φＤが「Ｌ」レベルから「Ｈ」レベルに立ち上げられと、トランジスタ２１が導通する。この場合、抵抗素子１０の抵抗値がトランジスタ２１の導通抵抗値よりも十分に小さく設定されているので、トランジスタ２１が導通しても信号ＶＥ２は「Ｈ」レベルのまま変化しない。
信号ＶＥ２は、インバータ２３で反転されてラッチ回路２５に与えられる。また、ラッチ回路２５は、プルダウン信号φＤの立ち上がりエッジに応答して、信号ＶＥ２の反転信号すなわち「Ｌ」レベルの信号を保持および出力する。ラッチ回路２４，２５の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったので、ＡＮＤゲート２６の出力信号φ１１は「Ｌ」レベルになる。
図７は、半導体チップ１の全体構成を模式的に示す回路ブロック図である。図７において、半導体チップ１は半導体基板２を備える。半導体基板２に表面には、ＣＰＵ（Central Processing Unit）コア３０、ＲＯＭ（Read Only Memory）３１、ＲＡＭ（Random Access Memory）３２、周辺機能回路３３、データ入出力回路（Ｉ／Ｏ）３４，３８、セレクタモジュール３５、パッドＰＡ，ＰＢ、および電源配線３９が搭載されている。パッドＰＣは、図面および説明の簡単化のため省略されている。
ＣＰＵコア３０は、ＲＯＭ３１に格納されたプログラムを実行する。また、ＣＰＵコア３０は、外部装置、ＲＯＭ３１、ＲＡＭ３２からデータを受け取り、そのデータを演算、加工した上で外部装置、ＲＯＭ３１、ＲＡＭ３２に出力する。
周辺機能回路３３は、半導体チップ１が８０端子のパッケージ３に搭載されてレジスタ１２の出力信号φ１２が「Ｈ」レベルにされた場合は、データ入出力回路３４およびパッドＰＡを用いてデータの入出力を行なう。周辺機能回路３３は、データ信号ＤＩＡの入力を許可する場合は、入力イネーブル信号ＤＯＡを活性化レベルの「Ｈ」レベルにし、データ信号ＤＯＡの出力を許可する場合は、出力イネーブル信号ＯＥＡを活性化レベルの「Ｈ」レベルにする。
データ入出力回路３４は、図８に示すように、ＮＡＮＤゲート４０、ゲート回路４１、ＰチャネルＭＯＳトランジスタ４２、ＮチャネルＭＯＳトランジスタ４３、およびＡＮＤゲート４４を含む。ＮＡＮＤゲート４０およびゲート回路４１の各々は、出力イネーブル信号ＯＥＡとデータ信号ＤＯＡを受ける。
ＰチャネルＭＯＳトランジスタ４２は、電源電圧ＶＣＣのラインとパッドＰＡとの間に接続され、そのゲートはＮＡＮＤゲート４０の出力信号φ４０を受ける。ＮチャネルＭＯＳトランジスタ４３は、パッドＰＡと接地電圧ＶＳＳのラインとの間に接続され、そのゲートはゲート回路４１の出力信号φ４１を受ける。ＡＮＤゲートの一方入力ノードはパッドＰＡに接続され、その他方入力ノードは入力イネーブル信号ＩＥＡを受け、データ信号ＤＩＡを出力する。
データ信号ＤＩＡの入力を許可する場合は、出力イネーブル信号ＯＥＡが非活性化レベルの「Ｌ」レベルにされるとともに入力イネーブル信号ＩＥＡが活性化レベルの「Ｈ」レベルにされる。信号ＯＥＡが「Ｌ」レベルにされると、信号φ４０，φ４１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定され、トランジスタ４２，４３がともに非導通にされる。また、信号ＩＥＡが「Ｈ」レベルにされると、ＡＮＤゲート４４はバッファとして動作し、外部からパッドＰＡを介して与えられたデータ信号ＤＩＡはＡＮＤゲート４４を介して周辺機能回路３３に与えられ、周辺機能回路３３からたとえばＣＰＵコア３０に与えられる。
データ信号ＤＯＡの出力を許可する場合は、入力イネーブル信号ＩＥＡが非活性化レベルの「Ｌ」レベルにされるとともに、出力イネーブル信号ＯＥＡが活性化レベルの「Ｈ」レベルにされる。入力イネーブル信号ＩＥＡが非活性化レベルの「Ｌ」レベルにされると、ＡＮＤゲート４４の出力信号ＤＩＡが「Ｌ」レベルに固定される。また、信号ＯＥＡが「Ｈ」レベルにされると、ＮＡＮＤゲート４０およびゲート回路４１の各々がインバータとして動作し、データ信号ＤＯＡの反転信号がトランジスタ４２，４３のゲートに与えられる。
データ信号ＤＯが「Ｈ」レベルである場合は、トランジスタ４２が導通するとともにトランジスタ４３が非導通になり、パッドＰＡが「Ｈ」レベルにされる。データ信号ＤＯＡが「Ｌ」レベルである場合は、トランジスタ４２が非導通になるとともにトランジスタ４３が導通し、パッドＰＡが「Ｌ」レベルにされる。したがって、データ信号ＤＯＡは、パッドＰＡに出力される。データ入出力回路３８も、データ入出力回路３４と同じ構成である。
図７に戻って、周辺機能回路３３は、半導体チップ１が８０端子のパッケージ３に搭載されてレジスタ１２の出力信号φ１２が「Ｈ」レベルにされた場合は、データ入出力回路３８およびパッドＰＢを使用しない。
また、周辺機能回路３３は、半導体チップ１が１００端子のパッケージ５に搭載されてレジスタ１２の出力信号φ１２が「Ｌ」レベルにされた場合は、データ入出力回路３４およびパッドＰＡの他、データ入出力回路３８およびパッドＰＢを用いてデータの入出力を行なう。周辺機能回路３３は、データ信号ＤＩＢの入力を許可する場合は、入力イネーブル信号ＩＥＢを活性化レベルの「Ｈ」レベルにし、データ信号ＤＯＢの出力を許可する場合は、出力イネーブル信号ＯＥＢを活性化レベルの「Ｈ」レベルにする。
セレクタモジュール３５は、Ｈｉ−ｚ検出回路１１、レジスタ１２、およびセレクタ３６，３７を含む。Ｈｉ−ｚ検出回路１１およびレジスタ１２の構成および動作は、図２〜図６で示した通りである。セレクタ３６は、出力イネーブル信号ＯＥＢおよび「Ｌ」レベル（接地電圧ＶＳＳ）の信号を受け、レジスタ１２の出力信号φ１２によって制御される。セレクタ３６は、レジスタ１２の出力信号φ１２が「Ｈ」レベルである場合は出力イネーブル信号ＯＥＢの代わりに「Ｌ」レベルの信号をデータ入出力回路３８に与え、レジスタ１２の出力信号φ１２が「Ｌ」レベルである場合は出力イネーブル信号ＯＥＢをデータ入出力回路３８に与える。
セレクタ３７は、入力イネーブル信号ＩＥＢおよび「Ｌ」レベル（接地電圧ＶＳＳ）の信号を受け、レジスタ１２の出力信号φ１２によって制御される。セレクタ３７は、レジスタ１２の出力信号φ１２が「Ｈ」レベルである場合は入力イネーブル信号ＩＥＢの代わりに「Ｌ」レベルの信号をデータ入出力回路３８に与え、レジスタ１２の出力信号φ１２が「Ｌ」レベルである場合は入力イネーブル信号ＩＥＢをデータ入出力回路３８に与える。
したがって、レジスタ１２の出力信号φ１２が「Ｈ」レベルである場合は、データ入出力回路３８のトランジスタ４２，４３が非導通状態に固定され、ＡＮＤゲート４４の出力信号が「Ｌ」レベルに固定され（図８参照）、データ信号の入出力は禁止される。また、レジスタ１２の出力信号φ１２が「Ｌ」レベルである場合は、信号ＯＥＢ，ＩＥＢがセレクタ３６，３７を通過してデータ入出力回路３８に与えられ、データ信号の入出力が可能になる。
以上のように、この実施の形態１では、半導体チップ１が８０端子のパッケージ３に搭載された場合は使用されず、半導体チップ１が１００端子のパッケージ５に搭載された場合は使用されるパッドＰＢが２つの電極Ｅ１，Ｅ２に分割される。また、パッドＰＢの電極Ｅ２がＨｉ−ｚ状態である場合は半導体チップ１が８０端子のパッケージ３に搭載されたと判断し、パッドＰＢの電極Ｅ２がＨｉ−ｚ状態でない場合は半導体チップ１が１００端子のパッケージ３に搭載されたと判断する。したがって、半導体チップが搭載されたパッケージの端子数を設定するための専用パッドを設け、専用パッドと電源パッドまたは接地パッドをボンディングワイヤで接続していた従来に比べ、専用パッドの分だけチップ面積の低減される。また、専用パッドと電源パッド（または接地パッド）とを接続するボンディングワイヤが不要となり、その分のコストが削減される。また、専用パッドと電源パッド（または接地パッド）との間のボンディングミスによって誤動作が発生するのを防止することができる。
［実施の形態２］
図９は、この発明の実施の形態２による半導体チップの要部を示す回路ブロック図であって、図２と対比される図である。実施の形態１の半導体チップ１では、８０端子のパッケージ３に搭載された場合に使用されず、１００端子のパッケージ５に搭載された場合に使用される２０個のパッド（ＰＣ）のうちの１つのパッドＰＢをパッケージの端子数の判定に使用した。これに対して、この実施の形態２では、８０端子のパッケージ３に搭載された場合に使用されず、１００端子のパッケージ５に搭載された場合に使用される２０個のパッド（ＰＣ）のうちの複数（ここでは３つ）のパッドＰＢ１〜ＰＢ３をパッケージの端子数の判定に使用する。
すなわち、この半導体チップは、パッドＰＢ１〜ＰＢ３、抵抗素子５１〜５３、Ｈｉ−ｚ検出回路５４〜５６、ＯＲゲート５７、ＡＮＤゲート５８，５９，６２、レジスタ６０、ＥＸ−ＮＯＲゲート６１、および内部回路６３を備える。パッドＰＢ１〜ＰＢ３の各々は、所定の間隔を開けて配置された２つの電極Ｅ１，Ｅ２を含む。
抵抗素子５１〜５３の一方電極は電源電圧ＶＣＣを受け、それらの他方電極はそれぞれパッドＰＢ１〜ＰＢ３の電極Ｅ１に接続される。パッドＰＢ１〜ＰＢ３の各々にボンディングワイヤＷが接続されていない場合は、電極Ｅ１，Ｅ２間は絶縁されており、電極Ｅ２はＨｉ−ｚ状態になる。図１０に示すように、パッドＰＢ１〜ＰＢ３の各々にボンディングワイヤＷが接続されている場合は、ボンディングワイヤＷの端部によって電極Ｅ１，Ｅ２間が短絡される。この場合は、電源電圧ＶＣＣが電極Ｅ１およびボンディングワイヤＷの端部を介して電極Ｅ２に与えられる。
パッドＰＢ１〜ＰＢ３の電極Ｅ２は、それぞれＨｉ−ｚ検出回路５４〜５６に接続される。Ｈｉ−ｚ検出回路５４〜５６の各々の構成および動作は、Ｈｉ−ｚ検出回路１１と同じである。Ｈｉ−ｚ検出回路５４〜５６は、電極Ｅ２がＨｉ−ｚ状態にあるか否かを検出し、電極Ｅ２がＨｉ−ｚ状態にある場合はそれぞれ信号φ５４〜φ５６を「Ｈ」レベルにし、電極Ｅ２がＨｉ−ｚ状態にない場合はそれぞれ信号φ５４〜φ５６を「Ｌ」レベルにする。
換言すると、Ｈｉ−ｚ検出回路５４〜５６は、電極Ｅ１，Ｅ２間が短絡されているか否かを検出し、電極Ｅ１，Ｅ２間が短絡されていない場合はそれぞれ信号φ５４〜φ５６を「Ｈ」レベルにし、電極Ｅ１，Ｅ２間が短絡されている場合は信号φ５４〜φ５６を「Ｌ」レベルにする。
ＯＲゲート５７は、信号φ５４〜φ５６を受け、それらの論理和信号φ５７を出力する。ＡＮＤゲート５８は、信号φ５４〜φ５６を受け、それらの論理積信号φ５８を出力する。ＡＮＤゲート５９は、信号φ５７，φ５８を受け、それらの論理積信号φ５９を出力する。レジスタ６０は、クロック信号ＣＬＫの立ち上がりエッジに応答してＡＮＤゲート５９の出力信号φ５９を保持および出力する。レジスタ６０の出力信号φ６０は、内部回路６３に与えられる。
ＥＸ−ＮＯＲゲート６１は、信号φ５７，φ５８を受け、信号φ５７，φ５８の論理レベルが一致した場合は信号φ６１を「Ｈ」レベルにし、信号φ５７，φ５８の論理レベルが一致しない場合は信号φ６１を「Ｌ」レベルにする。ＡＮＤゲート６２は、信号φ６１とリセット信号ＲＥとの論理積信号φ６２を出力する。リセット信号ＲＥは、内部回路６３をリセットする場合に活性化レベルの「Ｌ」レベルにされる信号である。信号φ６２は、内部回路６３に与えられる。
図９に示すように、半導体チップが８０端子のパッケージ３に搭載されてパッドＰＢ１〜ＰＢ３の電極Ｅ１，Ｅ２間が短絡されていない場合は、Ｈｉ−ｚ検出回路５４〜５６の出力信号φ５４〜φ５６がともに「Ｈ」レベルになり、信号φ５７〜φ６２が全て「Ｈ」レベルになる。ただし、リセット信号ＲＥは「Ｈ」レベルに固定されているものとする。内部回路６３は、信号φ６０が「Ｈ」レベルである場合は、半導体チップが８０端子のパッケージ３に搭載されたと判断し、８０個のパッドＰＡを用いてマイクロコンピュータとして動作する。この場合、半導体チップおよびパッケージ３は、８０端子のマイクロコンピュータ４を構成する。
また、図１０に示すように、半導体チップが１００端子のパッケージ５に搭載されてパッドＰＢ１〜ＰＢ３の電極Ｅ１，Ｅ２間が短絡されている場合は、Ｈｉ−ｚ検出回路５４〜５６の出力信号φ５４〜φ５６がともに「Ｌ」レベルになり、信号φ５７〜φ６０が全て「Ｌ」レベルになり、信号φ６１，φ６２が「Ｈ」レベルになる。ただし、リセット信号ＲＥは「Ｈ」レベルに固定されているものとする。内部回路６３は、信号φ６０が「Ｌ」レベルである場合は、半導体チップが１００端子のパッケージ５に搭載されたと判断し、１００個のパッドＰＡ，ＰＢ，ＰＣを用いてマイクロコンピュータとして動作する。この場合、半導体チップおよびパッケージ５は、１００端子のマイクロコンピュータ６を構成する。
また、図１０において、３つのパッドＰＢ１〜ＰＢ３のうちの１つまたは２つのパッド（たとえばパッドＰＢ３）のボンディングが失敗されてパッドＰＢ３の電極Ｅ１，Ｅ２が短絡されていない場合は、Ｈｉ−ｚ検出回路５６の出力信号φ５６が「Ｈ」レベルになる。この場合は、信号φ５７，φ５８がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、信号φ６１，６２が「Ｌ」レベルになって内部回路６３がリセットされ、内部回路６３の動作が停止される。
この実施の形態２では、パッドＰＢのボンディングに失敗した場合に、内部回路６３が誤動作するのを防止することができる。
図１１は、実施の形態２の変更例を示す回路ブロック図であって、図９と対比される図である。図１１を参照して、この半導体チップが図９の半導体チップと異なる点は、スイッチＳＷ１〜ＳＷ３が追加されている点である。
スイッチＳＷ１〜ＳＷ３の一方端子はそれぞれ抵抗素子５１〜５３の他方端子に接続され、スイッチＳＷ１〜ＳＷ３の他方端子はそれぞれパッドＰＢ１〜ＰＢ３の電極Ｅ１に接続される。スイッチＳＷ１〜ＳＷ３は、ＡＮＤゲート６２の出力信号φ６２が「Ｌ」レベルである場合にオンし、ＡＮＤゲート６２の出力信号φ６２が「Ｈ」レベルである場合にオフする。
半導体チップが８０端子のパッケージ３と１００端子のパッケージ５とのうちのいずれのパッケージに搭載されたかの判定は、リセット動作時に行なわれる。リセット動作時は、リセット信号ＲＥが活性化レベルの「Ｌ」レベルにされてＡＮＤゲート６２の出力信号φ６２が「Ｌ」レベルになる。これにより、スイッチＳＷ１〜ＳＷ３がオンし、パッドＰＢ１〜ＰＢ３の電極Ｅ１に電源電圧ＶＣＣが印加される。また、レジスタ６０が活性化され、内部回路６３がリセットされて非活性化される。Ｈｉ−ｚ検出回路５４〜５６によってパッドＰＢ１〜ＰＢ３の電極Ｅ２がＨｉ−ｚ状態であるか否かが検出され、検出結果である信号φ５９がレジスタ６０に保持され、レジスタ６０の出力信号φ６０が内部回路６３に与えられる。
ボンディングが正常に行なわれてＥＸ−ＮＯＲゲート６１の出力信号φ６１が「Ｈ」レベルである場合、リセット動作が終了してリセット信号ＲＥが非活性化レベルの「Ｈ」レベルにされると、ＡＮＤゲート６２の出力信号φ６２が「Ｈ」レベルになる。信号φ６２が「Ｈ」レベルになると、スイッチＳＷ１〜ＳＷ３がオフしてパッドＰＢ１〜ＰＢ３への電圧印加が停止される。これにより、電源電圧ＶＣＣのラインから抵抗素子５１〜５２およびパッドＰＢ１〜ＰＢ３を介して流れる漏れ電流を削減することができ、半導体チップの消費電流を低減化することができる。また、レジスタ６０が非活性化されてレジスタ６０の出力信号φ６０の論理レベルが固定され、内部回路６３のリセットが解除される。
なお、ボンディングが正常に行なわれなかったためにＥＸ−ＮＯＲゲート６１の出力信号φ６１が「Ｌ」レベルになった場合は、リセット動作が終了してリセット信号ＲＥが非活性化レベルの「Ｈ」レベルにされても、ＡＮＤゲート６２の出力信号φ６２が「Ｌ」レベルになる。この場合は、スイッチＳＷ１〜ＳＷ３がオンし、内部回路６３はリセット状態に維持される。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 半導体チップ、２ 半導体基板、３，５ パッケージ、４，６ マイクロコンピュータ、１０，５１〜５３ 抵抗素子、１１，５４〜５６ Ｈｉ−ｚ検出回路、１２，６０ レジスタ、１３，６３ 内部回路、２０，４２ ＰチャネルＭＯＳトランジスタ、２１，４３ ＮチャネルＭＯＳトランジスタ、２２，２３ インバータ、２４，２５ ラッチ回路、２６，４４，５８，５９，６２ ＡＮＤゲート、３０ ＣＰＵコア、３１ ＲＯＭ、３２ ＲＡＭ、３３ 周辺機能回路、３４，３８ データ入出力回路、３５ セレクタモジュール、３６，３７ セレクタ、３９ 電源配線、４０ ＮＡＮＤゲート、４１ ゲート回路、５７ ＯＲゲート、６１ ＥＸ−ＮＯＲゲート、Ｅ１，Ｅ２ 電極、ＰＡ，ＰＢ，ＰＢ１〜ＰＢ３，ＰＣ パッド、ＳＷ１〜ＳＷ３ スイッチ、ＴＡ，ＴＢ 端子、Ｗ ボンディングワイヤ。

Claims (5)

  1. Ｎ個（ただし、Ｎは自然数である）の第１の端子を有する第１のパッケージと、Ｍ個（ただし、ＭはＮよりも大きな整数である）の第２の端子を有する第２のパッケージとのうちの所望のパッケージに搭載可能な半導体チップであって、
    Ｎ個の第１のパッドおよび（Ｍ−Ｎ）個の第２のパッドと、
    各第１のパッドに対応して設けられて対応の第１のパッドに接続され、データ信号の入力および出力のうちの少なくともいずれか一方を行なう第１の信号伝達回路と、
    各第２のパッドに対応して設けられて対応の第２のパッドに接続され、データ信号の入力および出力のうちの少なくともいずれか一方を行なう第２の信号伝達回路とを備え、
    前記半導体チップが前記第１のパッケージに搭載された場合は前記Ｎ個の第１のパッドがＮ本のボンディングワイヤを介してそれぞれ前記Ｎ個の第１の端子に接続され、前記半導体チップが前記第２のパッケージに搭載された場合は前記Ｎ個の第１のパッドおよび前記（Ｍ−Ｎ）個の第２のパッドがＭ本のボンディングワイヤを介してそれぞれ前記Ｍ個の第２の端子に接続され、
    前記（Ｍ−Ｎ）個の第２のパッドのうちの選択された第２のパッドは、互いに絶縁された第１および第２の電極に分割されており、
    前記第２の電極は対応する第２の信号伝達回路に接続され、
    前記第１および第２の電極は、対応の第２のパッドがボンディングワイヤを介して対応の第２の端子に接続されると、そのボンディングワイヤの端部によって短絡されるように所定の間隔を開けて配置され、
    前記半導体チップは、
    さらに、前記第１および第２の電極間が絶縁されているか短絡されているかを検出し、前記第１および第２の電極間が絶縁されている場合は第１の信号を出力し、前記第１および第２の電極間が短絡されている場合は第２の信号を出力する検出回路と、
    前記検出回路の出力信号を格納するレジスタと、
    前記レジスタに前記第１の信号が格納されている場合は、前記Ｎ個の第１のパッドおよびＮ個の前記第１の信号伝達回路を用いてデータ信号の入力および出力のうちの少なくともいずれか一方を行ない、前記レジスタに前記第２の信号が格納されている場合は、前記Ｎ個の第１のパッド、前記（Ｍ−Ｎ）個の第２のパッド、Ｎ個の前記第１の信号伝達回路、および（Ｍ−１）個の前記第２の信号伝達回路を用いてデータ信号の入力および出力のうちの少なくともいずれか一方を行なう内部回路とを備え、
    前記第２の電極に接続された前記第２の信号伝達回路は、前記レジスタに前記第１の信号が格納されている場合は非活性化され、前記レジスタに前記第２の信号が格納されている場合は活性化される、半導体チップ。
  2. 前記第２の電極に接続された前記第２の信号伝達回路は、
    前記レジスタに前記第１の信号が格納されている場合は前記第２の電極および前記内部回路間の前記データ信号の通過を禁止し、
    前記レジスタに前記第２の信号が格納されている場合は、入力イネーブル信号が与えられたときは前記第２の電極から前記内部回路に前記データ信号を通過させ、出力イネーブル信号が与えられたときは前記内部回路から前記第２の電極に前記データ信号を通過させる、請求項１に記載の半導体チップ。
  3. さらに、一方電極が参照電圧を受け、他方電極が前記第１の電極に接続された抵抗素子を備え、
    前記検出回路は、前記第２の電極に前記参照電圧が印加されていない場合は前記第１の信号を出力し、前記第２の電極に前記参照電圧が印加されている場合は前記第２の信号を出力する、請求項１に記載の半導体チップ。
  4. さらに、前記参照電圧のラインと前記第１の電極との間に前記抵抗素子と直列接続され、前記第２の電極に前記参照電圧が印加されているか否かを検出する検出動作時はオンされ、前記内部回路の通常動作時はオフされるスイッチを備える、請求項３に記載の半導体チップ。
  5. 前記（Ｍ−Ｎ）個の第２のパッドのうちの複数の第２のパッドが選択され、
    選択された前記複数の第２のパッドの各々が前記第１および第２の電極に分割され、
    選択された前記複数の第２のパッドに対応してそれぞれ複数の前記検出回路が設けられ、
    前記半導体チップは、
    さらに、複数の前記検出回路の出力信号を受け、複数の前記検出回路の全部から前記第１の信号が出力された場合は前記第１の信号を前記レジスタに与え、複数の前記検出回路の全部から前記第２の信号が出力された場合は前記第２の信号を前記レジスタに与え、複数の前記検出回路の出力信号が一致していない場合は前記内部回路の動作を停止させる論理回路を備える、請求項１に記載の半導体チップ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013125753A (ja) * 2011-12-13 2013-06-24 Semiconductor Components Industries Llc 半導体集積回路
CN103926503A (zh) * 2014-05-05 2014-07-16 航天科技控股集团股份有限公司 可扩展精确报位连点检测系统
KR20180138472A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 테스트 회로를 포함하는 반도체 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340020A (ja) * 1995-06-13 1996-12-24 Matsushita Electron Corp 半導体装置
JPH10223679A (ja) * 1997-02-07 1998-08-21 Nippon Motorola Ltd 半導体装置及び製造方法
US6424035B1 (en) * 1998-11-05 2002-07-23 Fairchild Semiconductor Corporation Semiconductor bilateral switch
JP3886659B2 (ja) * 1999-01-13 2007-02-28 東芝マイクロエレクトロニクス株式会社 半導体装置
JP2000216342A (ja) * 1999-01-21 2000-08-04 Mitsubishi Electric Corp 集積回路チップおよびその未使用パッドの処理方法
US6732304B1 (en) * 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package
JP3502033B2 (ja) * 2000-10-20 2004-03-02 沖電気工業株式会社 テスト回路
JP3523189B2 (ja) * 2000-12-27 2004-04-26 株式会社東芝 半導体装置
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
JP2003017567A (ja) * 2001-06-28 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2003060055A (ja) * 2001-08-10 2003-02-28 Mitsubishi Electric Corp 半導体集積回路
JP2004047720A (ja) * 2002-07-11 2004-02-12 Renesas Technology Corp 半導体装置
JP2004108872A (ja) * 2002-09-17 2004-04-08 Sanyo Electric Co Ltd 半導体パッケージ内部の結線テスト方法
JP2004134459A (ja) * 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
KR100477020B1 (ko) * 2002-12-16 2005-03-21 삼성전자주식회사 멀티 칩 패키지
JP4708716B2 (ja) * 2003-02-27 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置、半導体集積回路装置の設計方法
JP2006047006A (ja) * 2004-08-02 2006-02-16 Denso Corp 断線検出回路
CN101384914A (zh) * 2006-02-23 2009-03-11 松下电器产业株式会社 半导体集成电路及其检查方法
JP5103245B2 (ja) * 2008-03-31 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置

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