JPH06348379A - 能動レベルを設定できるピンを有する集積回路とその使用方法 - Google Patents

能動レベルを設定できるピンを有する集積回路とその使用方法

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JPH06348379A
JPH06348379A JP9069294A JP9069294A JPH06348379A JP H06348379 A JPH06348379 A JP H06348379A JP 9069294 A JP9069294 A JP 9069294A JP 9069294 A JP9069294 A JP 9069294A JP H06348379 A JPH06348379 A JP H06348379A
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Lloyd P Matthews
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Abstract

(57)【要約】 【目的】 集積回路（２０）は、パワーオンリセット信
号などのリセット信号の非動作時にピンのボンディング
パッドの論理状態を感知することによって、入力、出力
又は入出力ピンの動作レベルを設定する。 【構成】 集積回路（２０）は内部回路（２５）へ又は
内部回路（２５）から供給する為の真または偽信号を選
択する。ピンの電圧レベルはパワーオンリセット信号の
動作から非動作への変換時にラッチされる。このように
固有の基板レベル終端抵抗（７０、７１）の使用によっ
て追加の論理回路や専用のデバイスピンを必要とせず要
求される動作論理レベルにピンをプログラムすることが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に電気回路、特
に集積回路の入出力回路に関するものである。
【０００２】
【従来の技術】マイクロプロセッサのような集積回路
は、周辺集積回路のようなシステムにおいて他のデバイ
スの動作を制御するために二進制御信号を使用する。こ
れらの制御信号は、信号が論理ロー電圧として認識され
る相対的に低電圧であるときに信号が能動または論理真
であることを示す「能動ロー（アクティブロー）」又
は、信号が論理ハイ電圧として認識される相対的に高電
圧であるときに信号が能動または論理真であることを示
す”能動ハイ（アクティブハイ）”のいずれかである。
周辺デバイスの動作を制御する別のマイクロプロセッサ
ファミリは、その制御信号に異なった能動レベルを使用
する。例えば、モトローラ社のＭＣ６８０００ファミリ
マイクロプロセッサは、リード周期又はライト周期が実
行中であることを示す「リード／反転ライト（Ｒ／反転
Ｗ）」信号という制御信号を有する。論理ハイ電圧はリ
ード信号が実行中であることを示し、論理ロー電圧の場
合はライト信号が実行中であることを示す。しかしなが
らインテル社の８０８６ファミリマイクロプロセッサの
類似の信号のリード波形（ストローブ）「反転Ｒ」は論
理ローで能動となる。
【０００３】
【解決すべき課題】既存の周辺装置は余分な外付け論理
や余分なデバイス設定ピンを必要とせず１又は２のマイ
クロプロセッサファミリのみで制御できる。従って追加
の部品を必要とせずに能動ハイと能動ロー制御信号を接
続できる集積回路が要求される。
【０００４】
【課題を解決するための手段】それゆえ、ここに１つの
形として、能動レベルを設定できるピンを有し、ボンデ
ィングパッド、ラッチング部分、入力ピン設定部、内部
回路を包含する集積回路が用意される。ボンディングパ
ッドは入力信号を受信する。ラッチング部分はボンディ
ングパッドに結合され、リセット信号の非能動に応答し
てボンディングパッドの論理状態をラッチし、そのラッ
チされた論理状態を表示する第１信号を供給する。入力
ピン設定部はボンディングパッドとラッチング部分に結
合し、ラッチされた論理状態に応答して選択された入力
信号または入力信号の補数のうち選択された一方を内部
入力信号として供給する。内部回路は入力信号とその入
力信号の補数のうち選択された一方を受信する。
【０００５】もう一つの形として、外部信号の未知の能
動電圧レベルに対して集積回路のピンを設定する方法が
用意される。集積回路のピンにある論理状態はラッチさ
れた信号を供給するためにリセット信号の非能動時にラ
ッチされる。内部信号は第１論理状態ではラッチされた
信号に応答して外部信号の真の論理状態で供給される。
内部信号は第２論理状態ではラッチされた信号に応答し
て外部信号の偽の論理状態で供給される。内部入力信号
は内部回路に供給される。これらや他の機能や利益は添
付の図と共に以下の詳細な説明からさらにはっきり理解
される。
【０００６】
【実施例】図１は本発明に従って能動レベルを設定でき
るピンを有する集積回路２０を形成する部分回路図およ
び部分ブロック図として示したものである。集積回路２
０は一般的にボンディングパッド２１、パワーオン・リ
セット回路２２、ラッチ回路２３、入力ピン設定回路２
４、内部回路２５、出力ピン設定回路２６および入出力
制御回路２７を包含する。ボンディングパッド２１はボ
ンディングワイヤを通して集積回路のパッケージピンま
たはリード（図には記載なし）に接続され、そしてそれ
は回路基板に通常結合される。図の実施例では、ボンデ
ィングパッド２１は能動ローの信号である”反転外部信
号（反転ＥＸＴＥＲＮＡＬ ＳＩＧＮＡＬ）”を伝え
る。好適回路基板設計において、外部プルアップ抵抗７
０は反転外部信号線と電源電圧端子である”ＶDD”を結
合する。ＶDDは論理ハイ電圧を基準となる正電源電圧で
ある。このように回路基板上のデバイスが反転外部信号
を駆動していない時は、反転外部信号線に接続する集積
回路が能動信号レベルを入力として認識しないように、
抵抗７０は電圧をほぼＶDDに昇圧する。以下、詳細に説
明されるが、ボンディングパッド２１は同様に能動ハイ
信号を伝える信号線に結合することができる。
【０００７】パワーオン・リセット回路２２は、能動ロ
ーのリセット信号である反転リセット（反転ＲＥＳＥ
Ｔ）を受信し、それに応答して能動ローのパワーオン・
リセット信号である反転パワーオン・リセット（反転Ｐ
ＯＲ）を供給する。パワーオン・リセット回路２２は電
源供給がされたり、能動状態で反転リセット信号が感知
された後所定の時間、反転パワーオン・リセット信号を
作動する通常のパワーオン・リセット回路である。
【０００８】ラッチ回路２３は、ボンディングパッド２
１とパワーオン・リセット回路２２に接続し、反転パワ
ーオン・リセット信号の非能動時にボンディングパッド
２１の論理状態を表示する真および偽の出力信号を供給
する。ラッチ回路２３はバッファ３０とＤフリップフロ
ップ３１を包含する。バッファ３０は反転外部信号を受
信するためにボンディングパッド２１に接続する入力端
子および出力端子を有し、高入力インピーダンスと低出
力インピーダンスの通常の非反転バッファである。Ｄフ
リップフロップ３１はバッファ３０の出力端子に結合す
るデータまたはＤ入力端子、反転パワーオン・リセット
信号を受信するためのクロックまたはＣＬＫ入力端子、
「Ｑ 」信号を供給するための真またはＱ出力端子およ
び「反転Ｑ」信号を供給するための偽または「反転Ｑ」
出力端子を有する。
【０００９】入力ピン設定回路２４はラッチ回路２３に
接続し、内部回路２５に「反転入力」（反転ＩＮＰＵ
Ｔ）信号を供給する。図の実施例では、内部回路２５は
能動ローの入力信号である反転入力信号を認識し、入力
ピン設定回路２４は反転外部信号の能動レベルにかかわ
らず反転入力が論理ロー電圧時に能動であることを保証
する。これの実現のため、入力ピン設定回路２４はＱと
反転Ｑ信号に応答して反転入力を反転外部信号の真また
は偽に設定する。例えば図の実施例では、パワーオン・
リセットの間、抵抗７０はボンディングパッド２１を論
理ハイ電圧であるＶＤＤに昇圧する。パワーオン・リセ
ットの終端で論理ハイ電圧ならば回路基板は能動ローの
信号に適応した設計になったことを示す。このように入
力ピン設定回路２４は通常の動作中は反転外部信号と同
一論理状態で反転入力信号を供給する。逆にもし入力ピ
ン設定回路２４がパワーオン・リセットの終端でボンデ
ィングパッド２１の論理ロー電圧を感知すると、入力ピ
ン設定回路２４は反転入力信号を供給するために外部信
号を反転させる。
【００１０】入力ピン設定回路２４はインバータ４０、
ＮＡＮＤゲート４１・４２およびＡＮＤゲート４３を包
含する。インバータ４０はバッファ３０の出力端子に接
続する入力端子および出力端子を有する。ＮＡＮＤゲー
ト４１はＱ信号 を受信するための第１入力端子、イン
バータ４０の出力端子に接続する第２入力端子および出
力端子を有する。ＮＡＮＤゲート４２はバッファ３０の
出力端子に接続する第１入力端子、反転Ｑ信号を受信す
るための第２入力端子および出力端子を有する。ＡＮＤ
ゲート４３はＮＡＮＤゲート４１の出力端子に接続す
る第１入力端子、ＮＡＮＤゲート４２の出力端子に接続
する第２入力端子および内部回路２５に反転入力信号を
供給するための出力端子を有する。
【００１１】内部回路２５はデータプロセッサ、メモ
リ、周辺装置などの二進の入力、出力または入出力制御
信号を有する集積回路によって通常実行され得るあらゆ
る機能を実行する。内部回路２５は能動ローの反転入力
信号を受信し、それに応答して所定の機能を実行する。
内部回路２５も出力信号として「反転出力」および制御
信号として反転出力可能を供給する。内部回路２５は図
１に示されていない他の入力、出力および入出力ボンデ
ィングパッドを包含する。
【００１２】出力ピン設定回路２６はボンディングパッ
ド２１に接続し、内部回路２５から反転出力信号を受信
する。図の実施例では、内部回路２５は能動ローの出力
信号として反転出力信号を供給し、出力ピン設定回路２
６は反転出力がその固有の能動レベル（実施例の図では
能動ロー信号として）で外部から供給されることを保証
する。
【００１３】出力ピン設定回路２６はインバータ５０、
ＮＡＮＤゲート５１・５２、ＡＮＤゲート５３およびス
リーステート（三値）バッファ５４を包含する。インバ
ータ５０は反転出力信号を受信するための入力端子およ
び出力端子を有する。ＮＡＮＤゲート５１はインバータ
５０の出力端子に接続する第１入力端子、Ｑ信号を受信
するための第２入力端子および出力端子を有する。ＮＡ
ＮＤゲート５２は反転出力信号を受信するための第１入
力、反転Ｑ信号を受信するための第２入力端子および出
力端子を有する。ＡＮＤ ゲート５３はＮＡＮＤゲート
５１の出力端子に接続する第１入力端子、ＮＡＮＤゲー
ト５２の出力端子に接続する第２入力端子および出力端
子を有する。スリーステートバッファ５４はＡＮＤゲー
ト５３の出力端子に接続する入力端子、制御入力端子お
よびボンディングパッド２１に接続する出力端子を有す
る。
【００１４】入出力制御回路２７は、反転外部信号が集
積回路２０によって駆動されない場合、例えば集積回路
２０が反転外部信号を入力信号として受信しようとする
場合は、出力ピン設定回路２６はボンディングパッド２
１を駆動しないことを保証する。入出力制御回路２７は
インバータ６０およびＯＲゲート６１を包含する。イン
バータ６０は反転パワーオン・リセット信号を受信する
ための入力端子および出力端子を有する。ＯＲゲート６
１はインバータ６０の出力端子に接続する第１入力端
子、反転出力可能信号を受信するための第２入力端子お
よびスリーステートバッファ５４の制御入力端子に接続
する出力端子を有する。
【００１５】正確な動作のためには、ボンディングパッ
ド２１が接続される信号線に接続するいずれかのデバイ
スによって反転外部信号が駆動される前に反転パワーオ
ン・リセット信号が非能動になる必要がある。ラッチ部
分２３は反転パワーオン・リセット信号の能動から非能
動への遷移時にボンディングパッド２１の信号の状態を
ラッチする。もし図のように外部信号が能動ローの信号
ならば、好適回路基板設計はプルアップ抵抗７０を包め
ることを要求し、そしてそれは信号線に接続するいかな
るデバイスもデバイスが駆動していない時に能動状態に
ある信号を誤って感知することを防ぐ。抵抗７０はＶDD
に接続する第１端子および図１には示されていないボン
ドワイヤ、パッケージおよび回路基板図を通してボンデ
ィングパッド２１に電気的に接続する第２端子を有す
る。このようにしてＱ信号は論理ハイで能動になり、反
転Ｑ信号は論理ローで能動になる。
【００１６】集積回路２０が入力信号として反転外部信
号を受信すると、反転出力可能信号は論理ハイで非能動
となり、そしてＯＲゲート６１の出力が論理ハイで非能
動になることによりスリーステートバッファ５４を高イ
ンピーダンス状態にする。ＮＡＮＤゲート４１の出力は
もう一方の入力によって決定され、それは反転外部信号
の補数である。反転Ｑ信号が論理ローで能動なのでＮＡ
ＮＤゲート４２の出力は論理ハイとなり、ＡＮＤ ゲー
ト４３の出力はそれのもう一方の入力に依存する。この
ように反転入力信号は反転外部信号と同一の能動レベ
ル、即ち論理ローで能動がもたらされる。
【００１７】集積回路２０が出力信号として反転外部信
号を供給すると、反転出力可能信号が論理ローで能動と
なり、そしてこのようにしてＯＲゲート６１の出力が論
理ローで能動になると、スリーステートバッファ５４は
それらの入力に応答して反転外部信号を供給する。ＮＡ
ＮＤゲート５１の出力はもう一方の入力によって決定さ
れ、それは反転出力信号の補数である。反転Ｑ信号は論
理ローで能動なので、ＮＡＮＤゲート５２の出力は論理
ハイとなり、ＡＮＤゲート５３に出力はそれのもう一方
の入力に依存する。このように反転外部信号は反転出力
と同一の能動レベル、即ち論理ローで能動が用意され
る。
【００１８】他の実施例では、集積回路２０はボンディ
ングパッド２１を入力のみのピンまたは出力のみのピン
になるように設定する。もし集積回路２０がボンディン
グパッド２１を入力のみのピンになるように設定する
と、出力ピン構成回路２６と入出力制御回路２７は不要
になる。同様にもし集積回路２０がボンディングパッド
２１を出力のみのピンになるように設定すると、入力ピ
ン構成回路２４は不要になる。しかしどちらの場合もラ
ッチ回路２３は必要とされる。
【００１９】図２は図１の集積回路２０が能動ハイの外
部信号である”外部信号”を有するシステムの回路図部
分およびブロック図部分を示したものである。集積回路
２０の全ての要素は図１で示した要素に対応して共通で
あり、その参照番号を維持している。この場合、好適回
路基板設計はプルダウン抵抗７１を含めることを要求
し、それにより外部信号線に接続するあらゆるデバイス
がどのデバイスも駆動していない時に能動状態で信号を
誤って感知することを防ぐ。抵抗７１は図２には示され
ていないボンドワイヤ、パッケージおよび回路基板線を
通してボンディングパッド２１に電気的に接続される第
１端子を有し、さらに電源電圧端子である”ＶSS”に接
続する第２端子に接続する。ＶSSは論理ロー電圧の基準
となる負電源電圧端子である。
【００２０】実施例では、ラッチ回路２３は反転パワー
オン・リセット信号の能動から非能動への遷移時にボン
ディングパッド２１の論理ロー電圧を感知してこの状態
をラッチする。このようにしてＱ信号が論理ローに、反
転Ｑ信号が論理ハイになる。集積回路２０が入力信号と
して外部信号を受信すると、反転出力可能信号は論理ハ
イで非能動となり、そしてこのようにしてＯＲゲート６
１の出力は論理ハイで非能動となりスリーステートバッ
ファ５４を高インピーダンス状態にする。ＮＡＮＤゲー
ト４２の出力はもう一方の入力によって決定され、それ
は外部信号に応答する。Ｑ信号が論理ローで非能動とな
ると、ＮＡＮＤゲート４１の出力は論理ハイとなりＡＮ
Ｄゲート４３の出力はそれのもう一方の入力に依存す
る。このように反転入力信号は外部信号の能動レベルの
補数、即ち論理ローで能動がもたらされる。
【００２１】集積回路２０が出力信号として外部信号を
供給すると、反転出力可能信号は論理ローで能動とな
る、そしてこのようにしてＯＲゲート６１の出力は論理
ローで能動となり、スリーステートバッファ５４がそれ
らの入力に応答した外部信号を供給させる。ＮＡＮＤゲ
ート５２の出力はもう一方の入力によって決定され、そ
れは反転出力信号に応答する。Ｑ信号が論理ローで非能
動になると、ＮＡＮＤゲート５１の出力は論理ハイとな
り、ＡＮＤゲート５３の出力はそれらのもう一方の入力
に依存する。このように外部信号は反転出力信号の能動
レベルの補数、即ち論理ハイで能動が用意される。
【００２２】他の実施例ではフリップフロップ３１のク
ロック（ＣＬＫ）入力に反転リセット信号を直接供給す
ることができる。しかしその場合フリップフロップ３１
はシステムのいかなるデバイスもが制御信号を駆動する
前にボンディングパッド２１の値をラッチしなければな
らない。集積回路２０は相補型金属酸化膜半導体（ＣＭ
ＯＳ）トランジスタ技術を使用して構成され、そしてバ
ッファ３０はトタンジスタ・トランジスタロジック（Ｔ
ＴＬ）入力信号レベル、即ち２．０ボルト以上を論理ハ
イ、０．８ボルト以下を論理ローと認識する。バッファ
５４はＴＴＬ出力信号レベル、即ち２．４ボルト以上を
論理ハイ、０．５ボルト以下を論理ローとして供給す
る。ＶDDは約５．０ボルトの標準値（ｔｙｐｉｃａｌ
ｖａｌｕｅ）を有し、一方ＶSSは０．０ボルトの標準値
を有する。但し本発明が他のトランジスタ技術や他の能
動レベルへも同様に応用ができることは明らかである。
集積回路２０も内部回路を静電放電（ＥＳＤ）から保護
するために特別な構造を通常包含するが、これらの構造
は図１には示されていない。
【００２３】図３は、本発明の好適実施例に従って図
１、図２の入力ピン設定回路２４または出力ピン設定回
路２６の部分８０を構成する回路図を示す。部分８０で
は、インバータ８１は論理信号である”Ｖ１”を受信す
るための入力端子および出力端子を有する。伝送ゲート
８２はインバータ８１の出力端子に接続する第１端子、
論理信号である”Ｖ２”を供給するための第２端子、Ｑ
信号を受信するための真の制御端子そして反転Ｑ信号を
受信するための偽の制御端子を有する。伝送ゲート８３
はＶ１信号を受信するための第１端子、伝送ゲート８２
の第２端子に接続する第２端子、反転Ｑ信号を受信する
ための真の制御端子およびＱ信号を受信するための偽の
制御端子を有する。もし部分８０が入力ピン設定回路２
４の要素に相当するように変化すると、論理信号Ｖ１は
バッファ３０の出力に応答し、論理信号Ｖ２は反転入力
信号に応答する。もし部分８０が出力ピン設定回路２６
の要素に相当するように変化すると、論理信号Ｖ１は反
転出力信号に応答し、論理信号Ｖ２はＡＮＤゲート５３
の出力に応答する。部分８０はトランジスタ数を設定回
路２４、２６のそれより少なくできる。例えば、もしＣ
ＭＯＳトランジスタを使用する場合、伝送ゲート８２、
８３はそれぞれ２個トランジスタを要するのに対し、２
入力の完全ＣＭＯＳ論理ゲートでは４個のトランジスタ
を要する。
【００２４】本発明の構成として集積回路２０は、外部
リセット信号を受信するための入力、リセット信号を供
給するための出力を有するパワーオンリセット回路２２
をさらに包含する。
【００２５】さらに本発明の構成としてラッチ手段２３
は、ボンディングパッド２１に結合するデータ入力、リ
セット信号を受信するためのクロック入力、入力ピン設
定手段２４に結合する真の出力および入力ピン設定手段
２４に結合する偽の出力を有するフリップフロップ３１
を包含する。
【００２６】また本発明のもう一つの構成としてラッチ
手段２３は、ボンディングパッド２１に結合する入力、
フリップフロップ３１に結合する出力を有するバッファ
３０をさらに包含する。
【００２７】また本発明のさらにもう一つの構成として
入力ピン設定手段２４はインバータ８１、第１・第２伝
送ゲート８２、８３を包含する。インバータ８１はボン
ディングパッド２１に結合する入力端子および出力端子
を有する。第１伝送ゲート８２はインバータ８１の出力
端子に結合する第１端子、内部入力信号を供給するため
の第２端子、フリップフロップ３１の真の出力に結合す
る真の制御端子およびフリップフロップ３１の偽の出力
に結合する偽の制御端子を有する。第２伝送ゲート８３
はボンディングパッド２１に結合する第１端子、第１伝
送ゲート８２の第２端子に結合する第２端子、フリップ
フロップ３１の偽の出力に結合する真の制御端子および
フリップフロップ３１の真の出力に結合する偽の制御端
子を有する。
【００２８】本発明の構成として集積回路２０は出力ピ
ン設定手段２６、入出力制御手段２７をさらに包含す
る。出力ピン設定手段２６はボンディングパッド２１、
ラッチ手段２３および内部回路２５に結合し、ボンディ
ングパッド２１が可能の時にラッチされた論理状態に応
答して内部出力信号又は内部出力信号の補数のいずれか
選択された一方を供給する。入出力制御手段２７は内部
回路２５に結合し、出力可能信号の非能動に応答して出
力ピン設定手段２６を禁止にする。
【００２９】本発明の構成として入出力制御手段２７は
さらにリセット信号の能動に応答して出力ピン設定手段
２６を禁止にする。
【００３０】本発明の構成として入出力制御手段２７は
インバータ６０およびＯＲゲート６１を包含する。イン
バータ６０はリセット信号を受信するための入力端子お
よび出力端子を有する。ＯＲゲート６１はインバータ６
０の出力端子に結合する第１入力端子、出力可能信号を
受信するための第２入力端子およびそれらに制御信号を
供給するための出力ピン設定手段２６に結合する出力端
子を有する。
【００３１】本発明の構成として出力ピン設定手段２６
はインバータ８１、第１・第２伝送ゲート８２・８３お
よびバッファ５４を包含する。インバータ８１は内部出
力信号を受信するための入力端子および出力端子を有す
る。第１伝送ゲート８２はインバータ８１の出力端子に
結合する第１端子、第２端子、フリップフロップ３１の
真の出力に結合する真の制御端子およびフリップフロッ
プ３１の偽の出力に結合する偽の制御端子を有する。第
２伝送ゲート８３は内部出力信号を受信するための第１
端子、第１伝送ゲート８２の第２端子に結合する第２端
子、フリップフロップ３１の偽の出力の結合する真の制
御端子、フリップフロップ３１の真の出力に結合する偽
の制御端子を有する。バッファ５４は第１・第２伝送ゲ
ート８２、８３の第２端子に結合する入力端子、入出力
制御手段２７に結合する制御入力端子およびボンディン
グパッド２１に結合する出力端子を有する。
【００３２】本発明の構成として外部信号の未知の能動
電圧レベルに対して内部回路ピン２１を設定するための
方法、さらにパワーオンリセット回路２２の入力に外部
リセット信号を供給するための段階を構成し；さらにリ
セット信号としてパワーオンリセット回路２２の出力を
供給する。
【００３３】本発明の構成として外部信号の真の論理状
態で内部信号を供給する段階、さらに出力可能信号が非
能動になりラッチ信号が第１論理状態になるのに応答し
て外部信号の真の論理状態で内部信号を供給する段階を
包含し、外部信号の偽の論理状態で内部信号を供給する
段階、出力可能信号が非能動になりラッチ信号が第２論
理状態になるのに応答して外部信号の偽の論理状態で内
部信号を供給する段階をさらに包含する。
【００３４】本発明の構成として外部信号の未知の能動
電圧レベルに対して集積回路ピン２１を設定し、さらに
内部回路２５から内部出力信号を受信するための段階；
可能信号が能動でラッチ信号が第１論理状態であるのに
応答して内部出力信号の真の論理状態で外部信号を供給
する段階；出力可能信号が能動でラッチ信号が第２論理
状態であるのに応答して内部信号の偽の論理状態で外部
信号を供給する段階を包含する。
【００３５】本発明を好適実施例に関連して説明してき
たが、本発明が多様に改変され、これまでとくに述べて
きたものや説明してきたもの以外に多くの実施例が当業
者に明らかになる。例えば、集積回路２０への内部の信
号の論理状態が変更されるかもしれない。従って、本発
明の真意と目的の範囲内に属する発明の全ての改変は、
添付の請求項によって包含されるものである。
【図面の簡単な説明】
【図１】図１は本発明に従って能動レベルを設定できる
ピンを有する集積回路を部分回路図と部分ブロック図で
示す。
【図２】図２は能動ハイの外部信号を有するシステムで
図１の集積回路を部分回路図と部分ブロック図で示す。
【図３】図３は本発明の好適実施例に従った図１、図２
の入力又は出力ピン設定回路の部分を回路図で示す。
【符号の説明】
２０．集積回路 ２１．ボンディングパッド ２２．パワーオンリセット回路 ２３．ラッチ回路 ２４．入力ピン設定回路 ２５．内部回路 ２６．出力ピン設定回路 ２７．入出力制御回路 ３０．バッファ ３１．Ｄフリップフロップ ５４．スリーステートバッファ ７１．プルダウン抵抗 ８２．伝送ゲート ８３．伝送ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】能動レベルを設定できるピン（２０）を有
    する集積回路であって：入力信号を受信するためのボン
    ディングパッド（２１）；前記ボンディングパッド（２
    １）に結合するラッチ手段（２３）であって、リセット
    信号の非能動に応答して前記ボンディングパッドの論理
    状態をラッチし、前記ラッチされた論理状態の第１信号
    表示を供給するためのラッチ手段；前記ボンディングパ
    ッド（２１）および前記ラッチ手段（２３）に結合する
    入力ピン設定手段（２４）であって、前記ラッチされた
    論理状態に応答して選択された前記入力信号または前記
    入力信号の補数の選択された一方を内部入力信号として
    供給する入力ピン設定手段；および前記入力信号および
    前記入力信号の補数の前記選択された一方を受信する内
    部回路（２５）；から構成されることを特徴とする集積
    回路。
  2. 【請求項２】能動レベルを設定できるピン（２０）を有
    する集積回路であって：内部出力信号を供給するための
    内部回路（２５）；出力信号を供給するためのボンディ
    ングパッド（２１）；前記ボンディングパッド（２１）
    に結合するラッチ手段（２３）であって、リセット信号
    の非能動に応答して前記ボンディングパッド（２１）の
    論理状態をラッチし、前記ラッチされた論理状態の第１
    信号表示を供給するラッチ手段；前記ボンディングパッ
    ド（２１）および前記ラッチ手段（２３）に結合する出
    力ピン設定手段（２６）であって、前記ラッチされた論
    理状態に応答して選択された前記内部出力信号または前
    記内部出力信号の補数の選択された一方を前記ボンディ
    ングパッド（２１）に出力信号として供給する出力ピン
    設定手段；から構成されることを特徴とする集積回路。
  3. 【請求項３】外部信号の未知の能動電圧レベルに対して
    集積回路ピン（２１）を設定するための方法であって：
    ラッチされた信号を供給するためにリセット信号の非能
    動時に集積回路ピン（２１）の論理状態をラッチする段
    階；第１論理状態の前記ラッチされた信号に応答して外
    部信号の真の論理状態で内部信号を供給する段階；第２
    論理状態の前記ラッチされた信号に応答して外部信号の
    偽（ｃｏｍｐｌｅｍｅｎｔａｒｙ）の論理状態で前記内
    部信号を供給する段階；および内部回路（２５）に前記
    内部入力信号を供給する段階；から構成される集積回路
    ピンを設定するための方法。
  4. 【請求項４】外部信号の未知の能動電圧レベルに対して
    集積回路ピン（２１）を設定する方法であって：ラッチ
    された信号を供給するためにリセット信号の非能動時に
    集積回路ピン（２１）の論理状態をラッチする段階；内
    部回路（２５）から内部出力信号を受信する段階；第１
    論理状態の前記ラッチされた信号に応答して前記内部出
    力信号の真の論理状態で外部信号を供給する段階；第２
    論理状態の前記ラッチされた信号に応答して前記内部出
    力信号の偽の論理状態で外部信号を供給する段階；およ
    び内部回路ピン（２５）に外部信号を供給する段階；か
    ら構成される集積回路ピンを設定する方法。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801561A (en) * 1995-05-01 1998-09-01 Intel Corporation Power-on initializing circuit
US5909557A (en) * 1995-11-20 1999-06-01 Lucent Technologies Inc. Integrated circuit with programmable bus configuration
US5991887A (en) * 1996-02-28 1999-11-23 Dallas Semiconductor Corporation Low power wake up circuitry, with internal power down of the wake up circuitry itself
US5881013A (en) * 1997-06-27 1999-03-09 Siemens Aktiengesellschaft Apparatus for controlling circuit response during power-up
US5991910A (en) * 1997-10-29 1999-11-23 Microchip Technology Incorporated Microcontroller having special mode enable detection circuitry and a method of operation therefore
KR100333666B1 (ko) 1999-06-30 2002-04-24 박종섭 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로
US6211575B1 (en) * 1999-08-18 2001-04-03 Sigmatel Inc. Method and apparatus for identifying customized integrated circuits
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US6892310B1 (en) * 2000-10-26 2005-05-10 Cypress Semiconductor Corporation Method for efficient supply of power to a microcontroller
US6981090B1 (en) * 2000-10-26 2005-12-27 Cypress Semiconductor Corporation Multiple use of microcontroller pad
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
DE10114767B4 (de) * 2001-03-26 2017-04-27 Tdk-Micronas Gmbh Verfahren zur Realisierung von Verdrahtungsoptionen bei einem integrierten Schaltkreis und integrierter Schaltkreis
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) * 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
FR2876491B1 (fr) * 2004-10-07 2006-12-15 Atmel Corp Verrou de colonne accessible en lecture pour memoires non volatiles
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8516025B2 (en) * 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US8563336B2 (en) * 2008-12-23 2013-10-22 International Business Machines Corporation Method for forming thin film resistor and terminal bond pad simultaneously
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8990445B2 (en) * 2012-03-05 2015-03-24 Mediatek Inc. Control chip for communicating with wired connection interface by using one configurable pin selectively serving as input pin or output pin
US11146057B2 (en) 2018-10-25 2021-10-12 Nxp Usa, Inc. Pad protection in an integrated circuit
CN112731828B (zh) 2020-12-09 2021-12-14 深圳市紫光同创电子有限公司 终端电阻电路、芯片以及芯片通信装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4138613A (en) * 1974-08-14 1979-02-06 Kabushiki Kaisha Daini Seikosha Switching circuit
US4029900A (en) * 1976-01-26 1977-06-14 Bell Telephone Laboratories, Incorporated Digital synchronizing signal recovery circuits for a data receiver
GB1549642A (en) * 1976-08-03 1979-08-08 Nat Res Dev Inverters and logic gates employing inverters
JPS5561146A (en) * 1978-10-31 1980-05-08 Fujitsu Ltd Exclusive logical sum circuit
US4482822A (en) * 1980-01-21 1984-11-13 Sharp Kabushiki Kaisha Semiconductor chip selection circuit having programmable level control circuitry using enhancement/depletion-mode MOS devices
US4612459A (en) * 1984-05-31 1986-09-16 Rca Corporation Programmable buffer selectively settable to operate in different modes
US4761570A (en) * 1987-02-12 1988-08-02 Harris Corporation Programmable logic device with programmable signal inhibition and inversion means
US4783606A (en) * 1987-04-14 1988-11-08 Erich Goetting Programming circuit for programmable logic array I/O cell
JPS6460015A (en) * 1987-08-31 1989-03-07 Fujitsu Ltd Flip flop circuit
JPH01181226A (ja) * 1988-01-13 1989-07-19 Fujitsu Ltd 排他的論理和回路
JPH01208012A (ja) * 1988-02-15 1989-08-22 Nec Corp フリップフロップ回路
JPH077901B2 (ja) * 1988-02-29 1995-01-30 沖電気工業株式会社 フリップフロップ回路
US4987319A (en) * 1988-09-08 1991-01-22 Kawasaki Steel Corporation Programmable input/output circuit and programmable logic device
US4940909A (en) * 1989-05-12 1990-07-10 Plus Logic, Inc. Configuration control circuit for programmable logic devices
US5029272A (en) * 1989-11-03 1991-07-02 Motorola, Inc. Input/output circuit with programmable input sensing time
US5051622A (en) * 1989-11-08 1991-09-24 Chips And Technologies, Inc. Power-on strap inputs
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
US5166545A (en) * 1991-07-10 1992-11-24 Dallas Semiconductor Corporation Power-on-reset circuit including integration capacitor
US5148052A (en) * 1991-10-10 1992-09-15 Intel Corporation Recirculating transparent latch employing a multiplexing circuit

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Publication number Publication date
KR940025183A (ko) 1994-11-19
US5414380A (en) 1995-05-09
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