CN112731828B - 终端电阻电路、芯片以及芯片通信装置 - Google Patents

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Abstract

本申请实施例公开了一种终端电阻电路、芯片以及芯片通信装置，涉及半导体集成电路技术领域。该终端电阻电路应用于芯片的高速差分I/O对，高速差分I/O对包括第一接口和第二接口，终端电阻电路包括：两个电阻电路以及控制电路，两个电阻电路串联后的一端与第一接口电连接，两个电阻电路串联后的另一端与第二接口电连接，其中，两个电阻电路之间的导线上具有目标节点，两个电阻电路关于目标节点对称设置；控制电路分别与两个电阻电路电连接，用于芯片在上电过程中，控制两个电阻电路处于断开状态。本申请能够避免芯片在上电过程中，因两个I/O短路而导致系统工作异常的问题，提高芯片工作稳定性。

Description

终端电阻电路、芯片以及芯片通信装置
技术领域
本申请涉及半导体集成电路技术领域，更具体地，涉及一种终端电阻电路、芯片以及芯片通信装置。
背景技术
随着集成电路的高速发展，现场可编程逻辑门阵列(Field Programmable GateArray，FPGA)芯片作为一种可编程逻辑器件，在短短二十多年中从电子设计的外围器件逐渐演变为数字系统的核心，伴随着半导体工艺技术的进步，FPGA芯片的设计技术也取得了飞跃式发展及突破。由于FPGA芯片具有高密度、高保密、低功耗、低成本、系统集成、动态可重构等特点，已经在通信、航天、消费电子等领域得到广泛应用。
然而，目前芯片通常存在其高速差分I/O对两端之间的终端电阻，在芯片上电时会出现导通的情况，从而导致芯片的高速差分I/O对两端出现短路，造成芯片系统工作异常的问题。
发明内容
鉴于上述问题，本申请提出了一种终端电阻电路、芯片以及芯片通信装置，以解决上述问题。
第一方面，本申请实施例提供了一种终端电阻电路，应用于芯片的高速差分I/O对，高速差分I/O对包括第一接口和第二接口，终端电阻电路包括：两个电阻电路以及控制电路，其中：两个电阻电路串联后的一端与第一接口电连接，两个电阻电路串联后的另一端与第二接口电连接，其中，连接两个电阻电路的线路上具有目标节点，两个电阻电路关于目标节点对称设置；该控制电路分别与两个电阻电路电连接，用于芯片在上电过程中，控制两个电阻电路处于断开状态。
第二方面，本申请实施例提供了一种芯片，该芯片包括FPGA芯片本体以及第一方面的终端电阻电路，FPGA芯片本体的高速差分I/O对包括第一接口和第二接口，终端电阻分别与第一接口和第二接口电连接。
第三方面，本申请实施例提供了一种芯片通信装置，该芯片通信装置包括第一FPGA芯片、第二FPGA芯片、第一传输线、第二传输线以及三个如第一方面的终端电阻电路，其中，三个终端电阻电路包括第一终端电阻电路、第二终端电阻电路以及第三终端电阻电路，第一FPGA芯片的高速差分I/O对包括第一端口和第二端口，第二FPGA芯片高速差分I/O对包括第三端口和第四端口。其中：第一FPGA芯片的第一端口通过第一传输线与第二FPGA芯片的第三端口电性连接，第一FPGA芯片的第二端口通过第二传输线与第二FPGA芯片的第四端口电性连接；第一终端电阻电路分别与第一FPGA芯片的第一端口和第一FPGA芯片的第二端口电连接，且第一终端电阻电路集成于第一FPGA芯片内；第二终端电阻电路分别与第二FPGA芯片的第三端口和第二FPGA芯片的第四端口电连接，且第二终端电阻电路设置于第二FPGA芯片外；第三终端电阻电路分别与第二FPGA芯片的第三端口和第二FPGA芯片的第四端口电连接，且第三终端电阻电路集成于第二FPGA芯片内。
本申请实施例提供的终端电阻电路、芯片以及芯片通信装置，通过两个电阻电路以及控制电路组成的终端电阻电路，其中：两个电阻电路串联后的一端与芯片的高速差分I/O对的第一接口电连接，两个电阻电路串联后的另一端与芯片的高速差分I/O对的第二接口电连接，其中，两个电阻电路之间的导线上具有目标节点，两个电阻电路关于目标节点对称设置，且该控制电路分别与两个电阻电路电连接，用于芯片在上电过程中，控制两个电阻电路处于断开状态，从而可以避免芯片在上电过程中，其两个I/O接口因短路而导致系统工作异常的问题，提升了芯片系统工作的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本申请实施例提供的MOS开关的等效示意图。
图2示出了根据本申请实施例提供的NMOS和PMOS并联的等效电阻的阻值与输入电压的关系示意图。
图3示出了根据本申请实施例提供的将差分终端电阻Rs应用于芯片的高速差分I/O对时的连接示意图。
图4示出了根据本申请实施例提供的终端电阻电路的原理框图。
图5示出了根据本申请一种实施例提供的终端电阻电路的结构示意图。
图6示出了根据本申请实施例提供的终端电阻电路的电路原理图。
图7示出了根据本申请另一种实施例提供的终端电阻电路的结构示意图。
图8示出了根据本申请实施例提供的芯片的结构示意图。
图9示出了根据本申请实施例提供的芯片通信装置的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
FPGA芯片可以为用户提供丰富的输入输出引脚资源，其输入输出模块(IOB)需要支持一种或者多种接口协议，随着半导体工艺的发展，芯片特征尺寸减小到28nm、16nm、7nm，甚至5nm，FPGA规模也在不断提升，功能不断强大，芯片需与外部多种芯片交互，并且支持多种电压类型，如同一个I/O需要支持1.8V、1.5V和1.2V电压标准，以实现复杂的逻辑功能，FPGA的I/O设计特别是高速差分I/O设计面临挑战。
根据半导体器件物理知识，如图1所示，工作在深线性区的NMOS或PMOS管可以等效成一个电阻Rs，其源漏两端等效为电阻的两端，Ron_N为SN＝VDD时NMOS开关的电阻，Ron_P为SP＝VSS时PMOS开关的电阻。
其中，当NMOS和PMOS并联时，构成互补开关导通电阻，如图2所示，构成互补开关导通电阻的等效阻值为Ron_eq，图2中Vin表示电阻A/B(或S/D)端的电压值。相关技术中，由NMOS和PMOS组成的互补型开关电阻，可以设计为根据低电压差分信号(Low-VoltageDifferential Signaling，LVDS)标准或移动产业处理器接口(Mobile IndustryProcessor Interface，MIPI)标准的I/O模块的终端电阻，当控制端电压SN为高电平，且SP为低电平时，其等效电阻Ron_eq的阻值可以如图2所示。
根据LVDS和MIPI标准，差分终端电阻Rs的典型值为100欧姆，即支持LVDS和MIPI标准的IOB应用时，需要在所设计的一对差分I/O之间串联差分终端电阻Rs，将差分终端电阻Rs应用于芯片的高速差分I/O对时，其具体的连接方式可以如图3所示，在FPGA芯片(以下可简称芯片)中，一般差分标准的LVDS和MIPI的I/O是放在相邻位置，芯片FPGA1与芯片FPGA2之间通信主要包括三个部分：LVDS/MIPI OBUF、传输线和LVDS/MIPI IBUF。其中，OBUF作为数据发射器，负责将FPGA1的数据data_in经OBUFP和OBUFN的输出I/O端口PAD_TXP和PAD_TXN发射出来，数据经过传输线后，由PAD_RXP和PAD_RXN进入FPGA2，FPGA2中的LVDS/MIPIIBUF可以将符合LVDS、MIPI标准的数据恢复出来，并由data_out输出至芯片内部逻辑电路。
发明人发现，在FPGA芯片IOB设计时，终端电阻Rs1可能存在于OBUF的两个PAD之间，也可以不使用，可以通过配置点进行配置。在实际应用中，位于芯片接收端，对于差分标准的LVDS和MIPI(高速模式)协议，规定一定要有一个阻值约为100欧姆的终端电阻，该电阻可以放置在PCB电路上，也可以在FPGA2内部集成。如附图3所示，Rs2可以放置在PCB板上靠近PAD_RXP和PAD_RXN的位置，Rs3集成在FPGA2内部，Rs2和Rs3只能导通二者中的一个。
如图3所示，相关技术采用互补MOS开关电阻或互补开关电阻串联多晶硅电阻等效终端电阻Rs。互补MOS开关当电阻使用，NMOS栅端SN和PMOS的栅端SP可以作为电阻的控制端，当SN＝VDD，且SP＝VSS时，开关电阻导通，当SN＝VSS，且SP＝VDD时，开端电阻断开，断路电阻非常大。
然而，该电路在使用过程中存在一个问题：当芯片FPGA未上电时，FPGA1未上电，那么终端电阻Rs1的P管栅电压SP＝0，PMOS处于“导通”状态，如果此时PAD_TXP和PAD_TXN被FPGA2驱动，并且一个为高电平，另一个为低电平时，Rs1的导通会使得FPGA2的PAD_RXP和PAD_RXN通过传输线和Rs1短接起来，从而导致另外，这种工作机制对芯片上电顺序提出要求，一定程度上会影响用户使用。
因此，针对于上述问题，发明人提出了本申请实施例中的终端电阻电路、芯片以及芯片通信装置，可以应用在芯片的高速差分I/O对两端，以使芯片在上电过程中其芯片的高速差分I/O对两端保持断开状态，从而避免了芯片在上电过程中，两个I/O因短路而导致芯片系统工作异常的问题，提升了芯片的工作稳定性。
请参阅图4，图4示出了本申请一个实施例提供的终端电阻电路的原理框图，该终端电阻电路100可以应用于芯片的高速差分I/O对，高速差分I/O对包括第一接口A和第二接口B。
如图4所示，终端电阻电路100可以包括：两个电阻电路110以及控制电路120，其中，该两个电阻电路110串联后的一端与第一接口A电连接，两个电阻电路110串联后的另一端与第二接口B电连接，其中，两个电阻电路110之间的导线上具有目标节点P，两个电阻电路110关于目标节点P对称设置。
该控制电路120可以分别与两个电阻电路110电连接，用于芯片在上电过程中，控制两个电阻电路110处于断开状态。
在实际应用中，控制电路120根据芯片的上电复位信号来确定该芯片是否处于上电过程中，若是确定该芯片处于上电过程中，那么该控制电路120可以向两个电阻电路110发送控制信息，以控制两个电阻电路110处于断开状态，从而避免了芯片在上电过程中，因终端电阻电路100的导通而导致芯片系统工作异常的问题，进而提高了芯片的工作稳定性。其中，控制信息包括但不限于控制电压。其中，由于两个电阻电路110关于目标节点P对称设置，从而可以满足芯片的高速差分I/O的差分输出。
其中，如图5所示，电阻电路110可以包括电阻单元113、第一开关单元111和第二开关单元112，电阻单元113的第一端M通过第一开关单元111与目标节点P电连接，电阻单元113的第二端与第一接口A或第二接口B电连接。第二开关单元112分别与电阻单元113的第一端M和目标节点P电连接。
作为一种示例，如图5所示，电阻单元113为电阻R，在目标节点的左侧，第一接口A可以通过一个电阻R连接节点M，节点M到通过一个第一开关单元111连接到目标节点P，而一个第二开关单元112的两端分别连接节点M和目标节点P，从而与第一开关单元111并联。在目标节点的右侧，目标节点P也通过另一个第一开关单元111连接到节点，而另一个第二开关单元112的两端分别连接节点N和目标节点P连接，从而与节点N和目标节点P之间的第一开关单元111并联，而节点N可以通过另一个电阻R与第二接口B连接。可选地，电阻R的数量可以是一个或多个，当电阻R的数量为多个时，多个电阻R之间的连接方式可以包括串联或/和并联。
可以理解的是，以上实施例中提到的连接可以是指电连接。
在实际应用中，第二开关单元112可以配置为高电平有效，在芯片上电复位和使能之前，控制电路120可以控制针对第二开关单元112的控制信号S2(如电压)可以保持低电平，此时，第二开关单元112处于断开状态。而第一开关单元111可以配置为低电平有效，控制电路120可以控制针对第一开关单元111的控制信号S1在芯片上电复位之前，保持与终端节点，即第一接口A和第二接口B相同的电压，从而抑制第一开关单元111导通，即第一开关单元111处于断开状态。此时，第一开关单元111和第二开关单元112都处于断开状态，所以终端电阻电路100整体保持断开状态，从而避免了芯片在上电过程中，因终端电阻电路100导通而导致芯片系统工作异常的问题，进而提高了芯片的工作稳定性。
其中，如图6所示，第一开关单元111包括第一MOS管PM1(PM2)，第一MOS管PM1(PM2)的源极与电阻单元的第一端电连接，第一MOS管PM1(PM2)的漏极与目标节点P电连接，第一MOS管PM1(PM2)的栅极与控制电路120电连接，其中，第一MOS管PM1(PM2)为P型MOS管。
在实际应用中，电阻单元可以为电阻R1(R2)，目标节点P的一侧，第一MOS管PM1的源极与电阻R1的第一端M电连接，第一MOS管PM1的漏极与目标节点P电连接，第一MOS管PM1的栅极与控制电路120电连接。相应地，目标节点P的对称的另一侧，第一MOS管PM2的源极与电阻R2的第一端N电连接，第二MOS管PM2的漏极与目标节点P电连接，第二MOS管PM2的栅极与控制电路120电连接。可选地，电阻R1和电阻R2的阻值可以为50欧姆。
其中，如图6所示，控制电路包括第一P型MOS管PM5(PM6)、第二P型MOS管PM7(PM8)、第一N型MOS管NM3(NM4)、第二N型MOS管NM5(NM6)以及第三N型MOS管NM7(NM8)。
第一P型MOS管PM5(PM6)的源极与电阻单元的第一端M(N)电连接，第一P型MOS管PM5(PM6)的漏极与第一MOS管PM1(PM2)的栅极电连接，第一P型MOS管PM5(PM6)的栅极与第一指定控制端口TILE_VCCIO连接。
第二P型MOS管PM7(PM8)的源极与电阻单元的第一端电连接，第二P型MOS管PM7(PM8)的漏极与第一MOS管PM1(PM2)的栅极电连接，第二P型MOS管PM7(PM8)的栅极与第二指定控制端口S2N_VCCIO连接。
第一N型MOS管NM3(NM4)的漏极与第一MOS管PM1(PM2)的栅极电连接，第一N型MOS管NM3(NM4)的源极与第二N型MOS管NM5(NM6)的漏极电连接，第一N型MOS管NM3(NM4)的栅极与第一指定控制端口TILE_VCCIO电连接。
第二N型MOS管NM5(NM6)的源极与第三N型MOS管NM7(NM8)的漏极电连接，第二N型MOS管NM5(NM6)的栅极与第二指定控制端口S2N_VCCIO电连接。
第三N型MOS管NM7(NM8)的源极接地，第三N型MOS管NM7(NM8)的栅极与第三指定控制端口S2N_VCCAUX电连接。
可以理解的是，在上述实施例的终端电阻电路中，第一P型MOS管PM5与第一P型MOS管PM6关于目标节点P对称、第二P型MOS管PM7与第二P型MOS管PM8关于目标节点P对称、第一N型MOS管NM3与第一N型MOS管NM4关于目标节点P对称、第二N型MOS管NM5与第二N型MOS管NM6关于目标节点P对称，第三N型MOS管NM7与第三N型MOS管NM8关于目标节点P对称，因此目标节点对称两侧的元器件的连接方式可以相互参考，故不在此赘述。
其中，如图6所示，第二开关单元112包括第二MOS管NM1(NM2)，第二MOS管NM1(NM2)的源极与目标节点电连接，第二MOS管NM1(NM2)的漏极与电阻单元的第一端M(N)电连接，第二MOS管NM1(NM2)的栅极与第三指定控制端口电连接，其中，第二MOS管NM1(NM2)为N型MOS管。
在一些实施例中，如图7所示，电阻电路110还包括第三开关单元114，第三开关单元114分别与第一开关单元111和目标节点P电连接。
可以理解的是，控制电路120可以生成针对第一开关单元的控制信号S1，针对第二开关单元的控制信号S2，针对第三开关单元的控制信号S3。
其中，如图6所示，第三开关单元114包括第三MOS管PM3(PM4)，第三MOS管PM3(PM4)的源极与第一MOS管PM1(PM2)的漏极电连接，第三MOS管PM3(PM4)的漏极与目标节点电连接，第三MOS管PM3(PM4)的栅极与第四指定控制端口S1P_VCCAUX电连接，其中，第三MOS管PM3(PM4)为P型MOS管。
在本实施例中，通过使电阻电路110还包括第三开关单元114，第三开关单元114分别与第一开关单元111和目标节点P电连接，当VCCAUX上电完成后，在开关使能来之前，保持第二开关单元将处于断开状态，从而进一步保证了终端电阻电路在芯片上电过程中处于断开状态。
在一些实施例中，如图7所示，终端电阻电路100还可以包括：滤波电容单元130，滤波电容单元130的一端与目标节点电P连接，滤波电容单元130的另一端接地。
考虑到在高速应用时，特别是数据传输速率达到1Gbps以上时，驱动器输出阻抗和信号通路的阻抗之间的差异，会导致从传输介质到达驱动器输出端的入射边沿的反射，削弱驱动器的驱动能力，同时，信号的输出共模会变化很大，而这种高频的共模电压变化很难通过共模反馈纠正回来，最终限制数据传输的速率，在本实施例中，通过设置滤波电容单元位于终端电阻电路的目标节点P，电路应用时，P点为信号的共模点，因此在该处增加滤波电容，可以很好地稳定高频信号的输入输出共模电压。
需要说明的是，上述实施例中的第一开关单元、第二开关单元、第三开关单元、滤波电容单元以及控制电路还可以通过上述实施例以外的实施方式实现，例如第二开关单元可以串联的两个NMOS管或者多个NMOS管构成；控制电路可以由不同串联顺序的MOS实现；滤波电容单元可由其他类型的电容实现，如CMOS工艺的金属电容和可变电容等，其具体的实施方式在此不做限定。
需要说明的是，若是上实施例的终端电阻电路应用于低频应用中，其滤波电容单元130可以省去，因为大的滤波电容需要消耗芯片面积。
此外，本实施例的终端电阻电路还可以应用于I/O共模反馈，用来检测差分I/O的共模电压，当MOS开关电阻控制端处于非使能状态时，可以保证I/O两端处于断开状态，且与传统的NMOS开关串联电阻的模式相比，系统更加可靠。
如图7所示，本实施例提供的一种终端电阻电路可以包括：两个电阻电路110，两个电阻电路110相互串联，且两个电阻电路110串联后的一端与第一接口A连接，另一端与第二接口B连接，两个电阻电路110关于目标节点P对称设置。其中，两个电阻电路110中每个电阻电路110包括第一开关单元111、第二开关单元112、电阻单元113以及第三开关单元114。其中，第一开关单元111、第二开关单元112、电阻单元113依次串联，且串联后的一端与第一接口A连接，另一端与目标节点P连接，第三开关单元114与串联后的第一开关单元111和第三开关单元114并联。
在实际应用中，请再次参阅图6，两个对称的第一开关单元111可以由PMOS管PM1/PM2构成，PM1和PM2尺寸相同；两个对称的第三开关单元112由NMOS管NM1/NM2构成，NM1和NM2尺寸相同；两个对称的第三开关单元114由PMOS管PM3/PM4构成，PM3和PM4尺寸相同；终端电阻电路100中线左边的开关控制电路120可以由PM5、PM7、NM3、NM5、NM7组成；该终端电阻电路中线右侧的开关控制电路120可以由PM6、PM8、NM4、NM6、NM8组成，其中PM5和PM6，PM7和PM8，NM3和NM4，NM5和NM6，NM7和NM8尺寸相同；滤波电容单元由NM9组成；电阻单元113可以包括电阻R1和电阻R2，电阻R1和电阻R2尺寸相同且对称。
如图6所示，电阻R1的一端与第一接口A相连，这里第一接口A为高速差分I/O对的一个引脚PAD，电阻R1的另一端连接到M节点，PM1和PM3串联，PM1的源极连接至M节点，PM3的漏极连接至目标节点P，同时PM1的漏极和PM3的源极相连；NM1与串联后的PM1和PM3相并联，NM1源极连接至共模节点P端，NM1的漏极连接至节点M；控制电路120的PM5的源极连接至M节点，PM5漏极连接至PM1的栅极SP1；第一开关控制电路的PM7与PM5并联，PM7源极连接至M节点，PM7的漏极连接至SP1；控制电路的NM3、NM5和NM7三个NMOS管串联，NM3的漏极连接至SP1，源极与NM5的漏极相连，NM5的源极与NM7的漏极相连，NM7的源极连接到地线。
如图6所示，电阻R2的一端与第二接口B相连，这里B为高速差分I/O对的另一个引脚PAD，电阻R2的另一端连接到N节点，PM2和PM4串联，PM2的源极连接至N节点，PM4的漏极连接至共模节点P，同时PM2的漏极和PM4的源极相连；NM2与串联后的PM2和PM4相并联，NM2源极连接至目标节点P端，NM2的漏极连接至节点N；控制电路120的PM6的源极连接至N节点，PM6漏极连接至PM2的栅极SP2；控制电路120的PM8与PM6并联，PM8源极连接至N节点，PM8的漏极连接至SP2；控制电路的NM4、NM6和NM8三个NMOS管串联，NM4的漏极连接至SP2，源极与NM6的漏极相连，NM6的源极与NM8的漏极相连，NM8的源极连接到地线。
其中，滤波电容单元可以由NM9构成，NM9的栅极连接到目标节点P处，NM9的源漏极连接到地线，构成NMOS电容，此时，目标节点P为共模节点。
其中，第三开关单元114的PM3/PM4的栅极连接到终端电阻电路的输入控制端S1P_VCCAUX处，第二开关单元112的NM1/NM2的栅极连接到终端电阻电路的输入控制端S1N_VCCAUX处，控制电路120的PM5/PM6和NM3/NM4的栅极连接到终端电阻电路的输入控制端TILE_VCCIO处，控制电路120的PM7/PM8和NM5/NM6的栅极连接至终端电阻电路输入控制端S2N_VCCIO处，控制电路120的NM7/NM8的栅极与第二开关单元112的NM1/NM2的栅极相连至S1N_VCCAUX处。
其中，图6中的S1N_VCCAUX可以为本实施的终端电阻电路的第一控制正端，S1N_VCCAUX高电平有效，其中，VCCAUX为FPGA芯片IOB模块的辅助电源电压；输入控制端S1P_VCCAUX为本本实施的终端电阻电路的第一控制负端，S1P_VCCAUX低电平有效，S1P_VCCAUX电压值为VCCAUX时，第三开关单元114的PM3/PM4断开，当S1P_VCCAUX电压值为VSS时，第三开关单元114的PM3/PM4导通。
其中，图6中TILE_VCCIO为本实施例的终端电阻电路的第二控制端，TILE_VCCIO可通过电路设计使该节点间接连接至I/O的电源VCCIO处，VCCIO为FPGA芯片的IOB模块的主电源，一般而言，VCCIO可以支持不同电压域，例如，对于不同标准VCCIO可取1.8V、1.5V，1.2V等，而辅助电源VCCAUX一般为固定电压，如VCCAUX＝1.8V，第二开关单元112的NM1/NM2的栅极由VCCAUX电压控制，可以保证NM1和NM2的导通电阻不会因为栅极电压改变而发生变化，这样可以降低终端电阻的灵敏度，使等效终端电阻的阻值相对稳定。
其中，图6中S2N_VCCIO为本实施例的终端电阻电路的第三控制端，可以配置为高电平有效，电源域为VCCIO。
在实际应用中，本实施例的终端电阻电路的工作过程可以如下：
在VCCAUX和VCCIO上电之前，所有控制端的电压均为“0”状态，假设此时FPGA的I/O对A和B受外部电路驱动，引脚A处为“高”状态，引脚B也为“高”状态，那么节点M和N均为高电平状态，由于芯片未上电，PM5/PM6和PM7/PM8的栅极电压为“0”状态，PM5/PM6和PM7/PM8均导通，使得第一开关单元111的PM1的栅极SP1和PM2的栅极SP2分别连接至M和N节点，为“高”状态，因此PM1和PM2在芯片未上电之前处于断开状态。此外，因为S1N_VCCAUX在VCCAUX上电复位之前处于“0”状态，NM1/NM2处于断开状态，因此AB两端的终端电阻处于断开状态。
在芯片上电过程中，S1N_VCCAUX、S1P_VCCAUX和S2N_VCCIO受终端电阻配置点控制，TILE_VCCIO跟随VCCIO电源，这保证终端电阻在使能之前始终保持断开状态，避免了上电过程中由于终端短路而造成系统异常的问题。
当芯片完成上电，且配置点使能后，即S1N_VCCAUX＝VCCAUX，S1N_VCCAUX＝VSS，TILE_VCCIO＝VCCIO，S2N_VCCIO＝VCCIO，那么SP1和SP2被下拉至VSS，PM1/PM2、PM3/PM4和NM1/NM2均导通，终端电阻处于导通状态，同时，共模节点P与地之间连接着NMOS滤波电容NM9，NM9可以使高频应用中差分I/O信号的共模电压更加稳定。
可见，在本实施例中，通过将本实施例的终端电阻电路应用在高速差分I/O对两端的终端电阻在芯片或整个应用系统上电复位完成之前保持断开状态，可以避免上电过程中两个I/O短路而导致系统工作异常的问题。同时，在终端电阻电路的共模点增加滤波电容，可以有效改善高频共模扰动问题，使得I/O对两端的驱动信号或输入信号的共模电压更加稳定，以满足LVDS或MIPI等差分标准的通信协议的要求。
请参阅图8，图8示出了本申请一个实施例提供的芯片的结构示意图，该芯片200可以包括：包括FPGA芯片本体210以及上述实施例的终端电阻电路100。
其中，FPGA芯片本体210的高速差分I/O对包括第一接口PAD_TXP和第二接口PAD_TXN，终端电阻电路100分别与第一接口PAD_TXP和第二接口PAD_TXN电连接。
其中，该芯片200的工作过程可以参考上述实施例的终端电阻电路100的工作过程，故不在此赘述。
如图9所示，请参阅图9，图9示出了本申请一个实施例提供的芯片通信装置的结构示意图，该芯片通信装置300可以包括第一FPGA芯片310、第二FPGA芯片320、第一传输线330、第二传输线340以及三个如上述实施例的终端电阻电路100，其中，三个终端电阻电路100可以包括第一终端电阻电路101、第二终端电阻电路102以及第三终端电阻电路103，第一FPGA芯片310的高速差分I/O对包括第一端口PAD_TXP和第一端口PAD_TXN，第二FPGA芯片320高速差分I/O对包括第三端口PAD_RXP和第四端口PAD_RXN。
第一FPGA芯片310的第一端口PAD_TXP通过第一传输线330与第二FPGA芯片320的第三端口PAD_RXP电性连接，第一FPGA芯片310的第一端口PAD_TXN通过第二传输线340与第二FPGA芯片320的第四端口PAD_RXN电性连接。
第一终端电阻电路101分别与第一FPGA芯片310的第一端口PAD_TXP和第一FPGA芯片310的第一端口PAD_TXN电连接，且第一终端电阻电路101集成于第一FPGA芯片310内。
第二终端电阻电路102分别与第二FPGA芯片320的第三端口PAD_RXP和第二FPGA芯片320的第四端口PAD_RXN电连接，且第二终端电阻电路102设置于第二FPGA芯片320外。
第三终端电阻电路103分别与第二FPGA芯片320的第三端口PAD_RXP和第二FPGA芯片320的第四端口PAD_RXN电连接，且第三终端电阻电路103集成于第二FPGA芯片320内。
其中，该芯片通信装置300的工作过程可以参考上述实施例的终端电阻电路100的工作过程，故不在此赘述。
综上所述，本申请实施例提供的终端电阻电路、芯片以及芯片通信装置，通过两个电阻电路以及控制电路组成的终端电阻电路，其中：两个电阻电路串联后的一端与芯片的高速差分I/O对的第一接口电连接，两个电阻电路串联后的另一端与芯片的高速差分I/O对的第二接口电连接，其中，两个电阻电路之间的导线上具有目标节点，两个电阻电路关于目标节点对称设置，且该控制电路分别与两个电阻电路电连接，用于芯片在上电过程中，控制两个电阻电路处于断开状态，从而可以避免芯片在上电过程中，其两个I/O接口因短路而导致系统工作异常的问题，提升了芯片系统工作的稳定性。同时，在终端电阻电路的共模点增加滤波电容，可以有效改善高频共模扰动问题，使得I/O对两端的驱动信号或输入信号的共模电压更加稳定，以满足LVDS或MIPI等差分标准的通信协议的要求。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不驱使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种终端电阻电路，其特征在于，应用于芯片的高速差分I/O对，所述高速差分I/O对包括第一接口和第二接口，所述终端电阻电路包括：
两个电阻电路，所述两个电阻电路串联后的一端与所述第一接口电连接，所述两个电阻电路串联后的另一端与所述第二接口电连接，其中，所述两个电阻电路之间的导线上具有目标节点，所述两个电阻电路关于所述目标节点对称设置；以及
控制电路，所述控制电路分别与所述两个电阻电路电连接，用于所述芯片在上电过程中，控制所述两个电阻电路处于断开状态。
2.根据权利要求1所述的终端电阻电路，其特征在于，所述电阻电路包括电阻单元、第一开关单元和第二开关单元，所述电阻单元的第一端通过所述第一开关单元与所述目标节点电连接，所述电阻单元的第二端与所述第一接口或所述第二接口电连接；
所述第二开关单元分别与所述电阻单元的第一端和所述目标节点电连接。
3.根据权利要求2所述的终端电阻电路，其特征在于，所述第一开关单元包括第一MOS管，所述第一MOS管的源极与所述电阻单元的第一端电连接，所述第一MOS管的漏极与所述目标节点电连接，所述第一MOS管的栅极与所述控制电路电连接，其中，所述第一MOS管为P型MOS管。
4.根据权利要求3所述的终端电阻电路，其特征在于，所述控制电路包括第一P型MOS管、第二P型MOS管、第一N型MOS管、第二N型MOS管以及第三N型MOS管；
所述第一P型MOS管的源极与所述电阻单元的第一端电连接，所述第一P型MOS管的漏极与所述第一MOS管的栅极电连接，所述第一P型MOS管的栅极与第一指定控制端口连接；
所述第二P型MOS管的源极与所述电阻单元的第一端电连接，所述第二P型MOS管的漏极与所述第一MOS管的栅极电连接，所述第二P型MOS管的栅极与第二指定控制端口连接；
所述第一N型MOS管的漏极与所述第一MOS管的栅极电连接，所述第一N型MOS管的源极与所述第二N型MOS管的漏极电连接，所述第一N型MOS管的栅极与所述第一指定控制端口电连接；
所述第二N型MOS管的源极与所述第三N型MOS管的漏极电连接，所述第二N型MOS管的栅极与所述第二指定控制端口电连接；
所述第三N型MOS管的源极接地，所述第三N型MOS管的栅极与第三指定控制端口电连接。
5.根据权利要求4所述的终端电阻电路，其特征在于，所述第二开关单元包括第二MOS管，所述第二MOS管的源极与所述目标节点电连接，所述第二MOS管的漏极与所述电阻单元的第一端电连接，所述第二MOS管的栅极与所述第三指定控制端口电连接，其中，所述第二MOS管为N型MOS管。
6.根据权利要求4所述的终端电阻电路，其特征在于，所述电阻电路还包括第三开关单元，所述第三开关单元分别与所述第一开关单元和所述目标节点电连接。
7.根据权利要求6所述的终端电阻电路，其特征在于，所述第三开关单元包括第三MOS管，所述第三MOS管的源极与所述第一MOS管的漏极电连接，所述第三MOS管的漏极与所述目标节点电连接，所述第三MOS管的栅极与第四指定控制端口电连接，其中，所述第三MOS管为P型MOS管。
8.根据权利要求1至7任一项所述的终端电阻电路，其特征在于，所述终端电阻电路还包括：
滤波电容单元，所述滤波电容单元的一端与所述目标节点电连接，所述滤波电容单元的另一端接地。
9.一种芯片，其特征在于，包括FPGA芯片本体以及如权利要求1至8任一项所述的终端电阻电路，所述FPGA芯片本体的高速差分I/O对包括第一接口和第二接口，所述终端电阻电路分别与所述第一接口和所述第二接口电连接。
10.一种芯片通信装置，其特征在于，包括第一FPGA芯片、第二FPGA芯片、第一传输线、第二传输线以及三个如权利要求1至8任一项所述的终端电阻电路，其中，三个所述终端电阻电路包括第一终端电阻电路、第二终端电阻电路以及第三终端电阻电路，第一FPGA芯片的高速差分I/O对包括第一端口和第二端口，所述第二FPGA芯片高速差分I/O对包括第三端口和第四端口；
所述第一FPGA芯片的第一端口通过所述第一传输线与所述第二FPGA芯片的第三端口电性连接，所述第一FPGA芯片的第二端口通过所述第二传输线与所述第二FPGA芯片的第四端口电性连接；
所述第一终端电阻电路分别与所述第一FPGA芯片的第一端口和所述第一FPGA芯片的第二端口电连接，且所述第一终端电阻电路集成于所述第一FPGA芯片内；
所述第二终端电阻电路分别与所述第二FPGA芯片的第三端口和所述第二FPGA芯片的第四端口电连接，且所述第二终端电阻电路设置于所述第二FPGA芯片外；
所述第三终端电阻电路分别与所述第二FPGA芯片的第三端口和所述第二FPGA芯片的第四端口电连接，且所述第三终端电阻电路集成于所述第二FPGA芯片内。
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