JP2000216342A - 集積回路チップおよびその未使用パッドの処理方法 - Google Patents
集積回路チップおよびその未使用パッドの処理方法Info
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
(57)【要約】
【課題】 従来においては集積回路チップを複数のパッ
ケージで兼用させた場合、未使用の入出力パッド１０に
関係する入出力制御回路２９の設定をユーザが１つ１つ
設定しなければならなかった。 【解決手段】 制御パッド３５を設け、この制御パッド
３５に対するボンディングワイヤ３９の有無などに応じ
て未使用となる入出力パッド１０の入出力制御回路２９
を一括して設定するものである。
ケージで兼用させた場合、未使用の入出力パッド１０に
関係する入出力制御回路２９の設定をユーザが１つ１つ
設定しなければならなかった。 【解決手段】 制御パッド３５を設け、この制御パッド
３５に対するボンディングワイヤ３９の有無などに応じ
て未使用となる入出力パッド１０の入出力制御回路２９
を一括して設定するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のパッケー
ジで利用することができる集積回路チップおよびその未
使用パッドの処理方法に係り、詳しくは、ピン（リー
ド）数の少ないパッケージにおいて使用する際に当該リ
ードに接続されない未使用の入出力パッドを効率よく処
理することができる集積回路チップおよびその未使用パ
ッドの処理方法に関するものである。
ジで利用することができる集積回路チップおよびその未
使用パッドの処理方法に係り、詳しくは、ピン（リー
ド）数の少ないパッケージにおいて使用する際に当該リ
ードに接続されない未使用の入出力パッドを効率よく処
理することができる集積回路チップおよびその未使用パ
ッドの処理方法に関するものである。
【０００２】
【従来の技術】図１２は従来の集積回路チップおよびそ
の周辺部の要部構成を示す正面図である。図において、
２８は集積回路チップ、１０は入出力パッド、３６は入
出力用リード、２９は各入出力パッドと各入出力用リー
ドとを接続するボンディングワイヤである。
の周辺部の要部構成を示す正面図である。図において、
２８は集積回路チップ、１０は入出力パッド、３６は入
出力用リード、２９は各入出力パッドと各入出力用リー
ドとを接続するボンディングワイヤである。
【０００３】次に動作について説明する。集積回路チッ
プの内部回路は、入出力パッド、ボンディングワイヤお
よび入出力用リードを介して外部回路との間での信号交
換を行なう。
プの内部回路は、入出力パッド、ボンディングワイヤお
よび入出力用リードを介して外部回路との間での信号交
換を行なう。
【０００４】
【発明が解決しようとする課題】従来の集積回路チップ
は以上のように構成されているので、例えば図１３に示
すように、１つの集積回路チップ２８を互いにピン数
（リード数）が異なる複数のパッケージに格納して使用
しようとした場合には、ピン数（リード数）が少ない方
のパッケージにおいて、入出力用リード３６に接続され
ない未使用の入出力パッド１０が発生してしまい、その
結果、このパッケージを使用するユーザがユーザプログ
ラム中において、本来不要であるはずの処理、すなわち
この入出力用リード３６に接続されない未使用の入出力
パッド１０用の入出力制御回路などを１つ１つ設定する
処理をしなければならず、しかも、１チップマイクロコ
ンピュータチップなどにおいてはその設定処理のために
使用するメモリエリアが少ないユーザメモリの一部を占
有してしまうという課題があった。
は以上のように構成されているので、例えば図１３に示
すように、１つの集積回路チップ２８を互いにピン数
（リード数）が異なる複数のパッケージに格納して使用
しようとした場合には、ピン数（リード数）が少ない方
のパッケージにおいて、入出力用リード３６に接続され
ない未使用の入出力パッド１０が発生してしまい、その
結果、このパッケージを使用するユーザがユーザプログ
ラム中において、本来不要であるはずの処理、すなわち
この入出力用リード３６に接続されない未使用の入出力
パッド１０用の入出力制御回路などを１つ１つ設定する
処理をしなければならず、しかも、１チップマイクロコ
ンピュータチップなどにおいてはその設定処理のために
使用するメモリエリアが少ないユーザメモリの一部を占
有してしまうという課題があった。
【０００５】また、このように入出力制御回路の設定処
理を実行したとしても、その入出力制御回路やその入出
力制御回路のみに接続された回路の不要な動作を完全に
停止させることはできず、不要な回路動作に起因する無
駄な消費電力が発生してしまうなどの課題もあった。
理を実行したとしても、その入出力制御回路やその入出
力制御回路のみに接続された回路の不要な動作を完全に
停止させることはできず、不要な回路動作に起因する無
駄な消費電力が発生してしまうなどの課題もあった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、未使用の入出力パッドの入出力制
御回路をユーザプログラムを用いて１つ１つ設定する必
要がない集積回路チップおよびその未使用パッドの処理
方法を得ることを目的とする。
めになされたもので、未使用の入出力パッドの入出力制
御回路をユーザプログラムを用いて１つ１つ設定する必
要がない集積回路チップおよびその未使用パッドの処理
方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る集積回路
チップは、入出力パッドと、内部回路と、上記入出力パ
ッドと上記内部回路との間の信号経路上に配設され、こ
れらの間の信号の入出力を制御する入出力制御回路とを
備えた集積回路チップにおいて、上記入出力制御回路
が、制御信号が入力される制御パッドと、上記入出力パ
ッドからの入力信号が入力され、これを上記内部回路に
出力するシュミット回路と、当該シュミット回路への動
作電力供給経路上に設けられ、上記制御信号に応じてオ
ン／オフ動作するスイッチング素子とを備えるものであ
る。
チップは、入出力パッドと、内部回路と、上記入出力パ
ッドと上記内部回路との間の信号経路上に配設され、こ
れらの間の信号の入出力を制御する入出力制御回路とを
備えた集積回路チップにおいて、上記入出力制御回路
が、制御信号が入力される制御パッドと、上記入出力パ
ッドからの入力信号が入力され、これを上記内部回路に
出力するシュミット回路と、当該シュミット回路への動
作電力供給経路上に設けられ、上記制御信号に応じてオ
ン／オフ動作するスイッチング素子とを備えるものであ
る。
【０００８】この発明に係る集積回路チップは、入出力
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御信号が入力
される制御パッドと、入出力制御回路の信号入出力方向
を設定する方向レジスタと、上記制御信号に応じて当該
方向レジスタの設定を出力方向に制御する強制制御回路
とを備えるものである。
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御信号が入力
される制御パッドと、入出力制御回路の信号入出力方向
を設定する方向レジスタと、上記制御信号に応じて当該
方向レジスタの設定を出力方向に制御する強制制御回路
とを備えるものである。
【０００９】この発明に係る集積回路チップは、入出力
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御信号が入力
される制御パッドと、上記内部回路からの出力信号をラ
ッチして、上記入出力パッドに出力するポートラッチ回
路と、上記制御信号に応じて当該ポートラッチ回路への
ラッチ信号入力を許可／停止制御する強制制御回路とを
備えるものである。
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御信号が入力
される制御パッドと、上記内部回路からの出力信号をラ
ッチして、上記入出力パッドに出力するポートラッチ回
路と、上記制御信号に応じて当該ポートラッチ回路への
ラッチ信号入力を許可／停止制御する強制制御回路とを
備えるものである。
【００１０】この発明に係る集積回路チップは、制御パ
ッドが、同時に使用しなくなる複数の入出力パッド毎に
設けられているものである。
ッドが、同時に使用しなくなる複数の入出力パッド毎に
設けられているものである。
【００１１】この発明に係る集積回路チップの未使用パ
ッドの処理方法は、制御パッドを電源パッドに近接して
配設するとともに、パッケージのリード本数に応じて、
当該リードに接続されない未使用の入出力パッドに対応
する制御パッドを電源用リードに接続するものである。
ッドの処理方法は、制御パッドを電源パッドに近接して
配設するとともに、パッケージのリード本数に応じて、
当該リードに接続されない未使用の入出力パッドに対応
する制御パッドを電源用リードに接続するものである。
【００１２】この発明に係る集積回路チップは、入出力
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、上
記入出力パッドからの入力信号が入力され、これを上記
内部回路に出力するシュミット回路と、当該シュミット
回路への動作電流供給経路上に設けられ、上記制御信号
に応じてオン／オフ動作するスイッチング素子とを備え
るものである。
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、上
記入出力パッドからの入力信号が入力され、これを上記
内部回路に出力するシュミット回路と、当該シュミット
回路への動作電流供給経路上に設けられ、上記制御信号
に応じてオン／オフ動作するスイッチング素子とを備え
るものである。
【００１３】この発明に係る集積回路チップは、入出力
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、入
出力制御回路の信号入出力方向を設定する方向レジスタ
と、上記制御信号に応じて当該方向レジスタの設定を出
力方向に制御する強制制御回路とを備えるものである。
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、入
出力制御回路の信号入出力方向を設定する方向レジスタ
と、上記制御信号に応じて当該方向レジスタの設定を出
力方向に制御する強制制御回路とを備えるものである。
【００１４】この発明に係る集積回路チップは、入出力
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、上
記内部回路からの出力信号をラッチして、上記入出力パ
ッドに出力するポートラッチ回路と、上記制御信号に応
じて当該ポートラッチ回路へのラッチ信号入力を許可／
停止制御する強制制御回路とを備えるものである。
パッドと、内部回路と、上記入出力パッドと上記内部回
路との間の信号経路上に配設され、これらの間の信号の
入出力を制御する入出力制御回路とを備えた集積回路チ
ップにおいて、上記入出力制御回路が、制御データを記
憶する記憶手段と、当該記憶手段に記憶された制御デー
タに応じた制御信号を出力する制御出力バッファと、上
記内部回路からの出力信号をラッチして、上記入出力パ
ッドに出力するポートラッチ回路と、上記制御信号に応
じて当該ポートラッチ回路へのラッチ信号入力を許可／
停止制御する強制制御回路とを備えるものである。
【００１５】この発明に係る集積回路チップは、記憶手
段および制御出力バッファが、同時に使用しなくなる複
数の入出力パッド毎に設けられているものである。
段および制御出力バッファが、同時に使用しなくなる複
数の入出力パッド毎に設けられているものである。
【００１６】この発明に係る集積回路チップの未使用パ
ッドの処理方法は、記憶手段をレジスタで構成するとと
もに、パッケージのリード本数に応じてプログラム実行
時に、当該リードに接続されない未使用の入出力パッド
に対応するレジスタに制御データを書き込むものであ
る。
ッドの処理方法は、記憶手段をレジスタで構成するとと
もに、パッケージのリード本数に応じてプログラム実行
時に、当該リードに接続されない未使用の入出力パッド
に対応するレジスタに制御データを書き込むものであ
る。
【００１７】この発明に係る集積回路チップの未使用パ
ッドの処理方法は、リセットネゲート時に、リセットベ
クタ生成前にプログラムが実行されるものである。
ッドの処理方法は、リセットネゲート時に、リセットベ
クタ生成前にプログラムが実行されるものである。
【００１８】この発明に係る集積回路チップの未使用パ
ッドの処理方法は、記憶手段をユーザプログラムを記憶
するメモリ上に形成するとともに、パッケージのリード
本数に応じてユーザプログラム書込み時に、当該リード
に接続されない未使用の入出力パッドに対応するメモリ
に制御データを書き込むものである。
ッドの処理方法は、記憶手段をユーザプログラムを記憶
するメモリ上に形成するとともに、パッケージのリード
本数に応じてユーザプログラム書込み時に、当該リード
に接続されない未使用の入出力パッドに対応するメモリ
に制御データを書き込むものである。
【００１９】この発明に係る集積回路チップの未使用パ
ッドの処理方法は、記憶手段をそれ専用のメモリで構成
するとともに、パッケージのリード本数に応じてウェハ
テスト時に、当該リードに接続されない未使用の入出力
パッドに対応するメモリに制御データを書き込むもので
ある。
ッドの処理方法は、記憶手段をそれ専用のメモリで構成
するとともに、パッケージのリード本数に応じてウェハ
テスト時に、当該リードに接続されない未使用の入出力
パッドに対応するメモリに制御データを書き込むもので
ある。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による１
チップマイクロコンピュータチップの入出力パッドおよ
び入出力制御回路の構成例を示すブロック図である。図
において、１は図示外の内部回路に接続されるデータバ
ス、２は図示外のクロック回路に接続されるクロック信
号線、３はこのクロック信号線２のクロック信号に基づ
いてデータバス１上のデータをラッチするポートラッチ
回路、４はポートラッチ回路３でラッチされたデータが
出力される出力信号線である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による１
チップマイクロコンピュータチップの入出力パッドおよ
び入出力制御回路の構成例を示すブロック図である。図
において、１は図示外の内部回路に接続されるデータバ
ス、２は図示外のクロック回路に接続されるクロック信
号線、３はこのクロック信号線２のクロック信号に基づ
いてデータバス１上のデータをラッチするポートラッチ
回路、４はポートラッチ回路３でラッチされたデータが
出力される出力信号線である。
【００２１】５はデータバス１から所定の値が設定さ
れ、この値に応じて入出力制御回路の信号入出力方向を
設定する方向レジスタ、６はこの方向レジスタ５の信号
入出力方向設定が出力される方向制御信号線、７は方向
制御信号線６が接続され、信号入出力方向設定を反転さ
せる出力用インバータ、８は方向制御信号および出力信
号が入力され、これらがともにハイレベルの時にローレ
ベルの第一出力制御信号を出力する出力用反転論理積回
路、９は反転された方向制御信号および出力信号が入力
され、これらがともにローレベルの時にハイレベルの第
二出力制御信号を出力する出力用反転論理和回路であ
る。
れ、この値に応じて入出力制御回路の信号入出力方向を
設定する方向レジスタ、６はこの方向レジスタ５の信号
入出力方向設定が出力される方向制御信号線、７は方向
制御信号線６が接続され、信号入出力方向設定を反転さ
せる出力用インバータ、８は方向制御信号および出力信
号が入力され、これらがともにハイレベルの時にローレ
ベルの第一出力制御信号を出力する出力用反転論理積回
路、９は反転された方向制御信号および出力信号が入力
され、これらがともにローレベルの時にハイレベルの第
二出力制御信号を出力する出力用反転論理和回路であ
る。
【００２２】１０は入出力パッド、１１は入出力パッド
１０に直接接続された入出力信号線、１２はゲート電極
に第一出力制御信号が、ドレイン電極に高圧側電源が、
ソース電極に入出力信号線１１が接続された出力用Ｐチ
ャネルトランジスタ、１３はゲート電極に第二出力制御
信号が、ドレイン電極に低圧側電源が、ソース電極に入
出力信号線１１が接続された出力用Ｎチャネルトランジ
スタである。
１０に直接接続された入出力信号線、１２はゲート電極
に第一出力制御信号が、ドレイン電極に高圧側電源が、
ソース電極に入出力信号線１１が接続された出力用Ｐチ
ャネルトランジスタ、１３はゲート電極に第二出力制御
信号が、ドレイン電極に低圧側電源が、ソース電極に入
出力信号線１１が接続された出力用Ｎチャネルトランジ
スタである。
【００２３】１４は方向制御信号線６が接続され、信号
入出力方向設定を反転させる出力用インバータ、１５は
この反転された方向制御信号およびプルアップ制御信号
が入力され、これらがともにハイレベルの時にローレベ
ルのプルアップ制御信号を出力するプルアップ用反転論
理積回路、１６はゲート電極にこのプルアップ制御信号
が、ドレイン電極に高圧側電源が、ソース電極に入出力
信号線１１が接続されたプルアップ用Ｐチャネルトラン
ジスタである。
入出力方向設定を反転させる出力用インバータ、１５は
この反転された方向制御信号およびプルアップ制御信号
が入力され、これらがともにハイレベルの時にローレベ
ルのプルアップ制御信号を出力するプルアップ用反転論
理積回路、１６はゲート電極にこのプルアップ制御信号
が、ドレイン電極に高圧側電源が、ソース電極に入出力
信号線１１が接続されたプルアップ用Ｐチャネルトラン
ジスタである。
【００２４】１７は入出力信号線１１が接続され、この
入出力信号線１１の信号を各種の内部回路に出力するシ
ュミット回路、１８はこのシュミット回路１７と各種の
内部回路とを接続し、入力される信号の波形を整えて出
力するシュミット回路出力信号線である。
入出力信号線１１の信号を各種の内部回路に出力するシ
ュミット回路、１８はこのシュミット回路１７と各種の
内部回路とを接続し、入力される信号の波形を整えて出
力するシュミット回路出力信号線である。
【００２５】１９は方向制御信号線６に接続され、方向
制御信号をデータバス１に出力する第一バッファ、２０
は出力信号線４に接続され、方向制御信号がハイレベル
のときに出力信号をデータバス１に出力する第二バッフ
ァ、２１は入出力信号線１１に接続され、方向制御信号
がローレベルのときに入出力信号をデータバス１に出力
する第三バッファである。
制御信号をデータバス１に出力する第一バッファ、２０
は出力信号線４に接続され、方向制御信号がハイレベル
のときに出力信号をデータバス１に出力する第二バッフ
ァ、２１は入出力信号線１１に接続され、方向制御信号
がローレベルのときに入出力信号をデータバス１に出力
する第三バッファである。
【００２６】２２は制御信号線、２３はゲート電極に制
御信号線が、ドレイン電極に低圧側電源が、ソース電極
に入出力信号線が接続されたプルダウン用Ｎチャネルト
ランジスタである。
御信号線が、ドレイン電極に低圧側電源が、ソース電極
に入出力信号線が接続されたプルダウン用Ｎチャネルト
ランジスタである。
【００２７】図２はこの発明の実施の形態１による入出
力パッド１０およびシュミット回路１７の周辺部の詳細
な構成を示すブロック図である。図において、２４はゲ
ート電極に制御信号線２２が、ドレイン電極に高圧側電
源が、ソース電極にシュミット回路１７が接続された電
力供給制御用Ｐチャネルトランジスタ（スイッチング素
子）、２５は制御信号線２２が接続され、制御信号を反
転する制御信号用インバータ、２６はゲート電極に反転
された制御信号が、ドレイン電極に高圧側電源が、ソー
ス電極にシュミット回路１７が接続された電力供給制御
用Ｎチャネルトランジスタ（スイッチング素子）、２７
はゲート電極に制御信号線２２が、ドレイン電極に低圧
側電源が、ソース電極にシュミット回路出力信号線２７
が接続されたシュミット出力プルダウン用Ｎチャネルト
ランジスタである。
力パッド１０およびシュミット回路１７の周辺部の詳細
な構成を示すブロック図である。図において、２４はゲ
ート電極に制御信号線２２が、ドレイン電極に高圧側電
源が、ソース電極にシュミット回路１７が接続された電
力供給制御用Ｐチャネルトランジスタ（スイッチング素
子）、２５は制御信号線２２が接続され、制御信号を反
転する制御信号用インバータ、２６はゲート電極に反転
された制御信号が、ドレイン電極に高圧側電源が、ソー
ス電極にシュミット回路１７が接続された電力供給制御
用Ｎチャネルトランジスタ（スイッチング素子）、２７
はゲート電極に制御信号線２２が、ドレイン電極に低圧
側電源が、ソース電極にシュミット回路出力信号線２７
が接続されたシュミット出力プルダウン用Ｎチャネルト
ランジスタである。
【００２８】図３はこの発明の実施の形態１による集積
回路チップの一部を示す模式図である。図において、２
８は集積回路チップ、２９はそれぞれ入出力パッド１０
と１対１対応で設けられた入出力制御回路、３０は低圧
側電源パッド（電源パッド）、３１は低圧側電源線、３
２は高圧側電源パッド（電源パッド）、３３は高圧側電
源線、３４は低圧側電源パッド３０に隣接して配置され
るとともに制御信号線２２が接続される第一制御パッド
（制御パッド）、３５は高圧側電源パッド３２に隣接し
て配置されるとともに制御信号線２２が接続される第二
制御パッド（制御パッド）である。
回路チップの一部を示す模式図である。図において、２
８は集積回路チップ、２９はそれぞれ入出力パッド１０
と１対１対応で設けられた入出力制御回路、３０は低圧
側電源パッド（電源パッド）、３１は低圧側電源線、３
２は高圧側電源パッド（電源パッド）、３３は高圧側電
源線、３４は低圧側電源パッド３０に隣接して配置され
るとともに制御信号線２２が接続される第一制御パッド
（制御パッド）、３５は高圧側電源パッド３２に隣接し
て配置されるとともに制御信号線２２が接続される第二
制御パッド（制御パッド）である。
【００２９】次に動作について説明する。図４は入出力
制御回路２９を動作させる場合の設定状態を示す集積回
路チップおよびパッケージの一部の構成を示す模式図で
ある。図において、３６はそれぞれパッケージに設けら
れた入出力用リード、３７は低圧側電源用リード、３８
は高圧側電源用リード、３９はそれぞれボンディングワ
イヤである。そして、同図に示すように、各入出力パッ
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、プルダウン用Ｎチャネルトラ
ンジスタ２３およびシュミット出力プルダウン用Ｎチャ
ネルトランジスタ２７はオフ状態となる一方で、電力供
給制御用Ｐチャネルトランジスタ２４および電力供給制
御用Ｎチャネルトランジスタ２６はオン状態となる。な
お、この工程の後パッケージはモールドされる。
制御回路２９を動作させる場合の設定状態を示す集積回
路チップおよびパッケージの一部の構成を示す模式図で
ある。図において、３６はそれぞれパッケージに設けら
れた入出力用リード、３７は低圧側電源用リード、３８
は高圧側電源用リード、３９はそれぞれボンディングワ
イヤである。そして、同図に示すように、各入出力パッ
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、プルダウン用Ｎチャネルトラ
ンジスタ２３およびシュミット出力プルダウン用Ｎチャ
ネルトランジスタ２７はオフ状態となる一方で、電力供
給制御用Ｐチャネルトランジスタ２４および電力供給制
御用Ｎチャネルトランジスタ２６はオン状態となる。な
お、この工程の後パッケージはモールドされる。
【００３０】従って、入出力用信号線１１およびシュミ
ット回路出力信号線１８はともに低電圧側電源レベルに
固定されてしまうことはなく、しかも、シュミット回路
１７には動作電力が供給されることになり、入出力制御
回路２９は方向レジスタ５の設定などに応じて正常に動
作することになる。
ット回路出力信号線１８はともに低電圧側電源レベルに
固定されてしまうことはなく、しかも、シュミット回路
１７には動作電力が供給されることになり、入出力制御
回路２９は方向レジスタ５の設定などに応じて正常に動
作することになる。
【００３１】図５は入出力制御回路２９を停止させる場
合の設定状態を示す集積回路チップおよびパッケージの
一部を示す模式図である。そして、同図に示すように、
各入出力パッド１０と各入出力用リード３６とをボンデ
ィングワイヤ３９で接続するとともに、第二制御パッド
３５を高圧側電源パッド３２とともに高圧側電源用リー
ド３８に接続する。これにより、制御信号線２２は高圧
側電源レベルに設定されることになり、プルダウン用Ｎ
チャネルトランジスタ２３およびシュミット出力プルダ
ウン用Ｎチャネルトランジスタ２７はオン状態となる一
方で、電力供給制御用Ｐチャネルトランジスタ２４およ
び電力供給制御用Ｎチャネルトランジスタ２６はオフ状
態となる。
合の設定状態を示す集積回路チップおよびパッケージの
一部を示す模式図である。そして、同図に示すように、
各入出力パッド１０と各入出力用リード３６とをボンデ
ィングワイヤ３９で接続するとともに、第二制御パッド
３５を高圧側電源パッド３２とともに高圧側電源用リー
ド３８に接続する。これにより、制御信号線２２は高圧
側電源レベルに設定されることになり、プルダウン用Ｎ
チャネルトランジスタ２３およびシュミット出力プルダ
ウン用Ｎチャネルトランジスタ２７はオン状態となる一
方で、電力供給制御用Ｐチャネルトランジスタ２４およ
び電力供給制御用Ｎチャネルトランジスタ２６はオフ状
態となる。
【００３２】従って、入出力用信号線１１およびシュミ
ット回路出力信号線１８はともに低電圧側電源レベルに
固定されてしまうことになり、しかも、シュミット回路
１７には動作電力が供給されなくなり、このシュミット
回路１７の不要な動作による電力の無駄を防止すること
ができる。
ット回路出力信号線１８はともに低電圧側電源レベルに
固定されてしまうことになり、しかも、シュミット回路
１７には動作電力が供給されなくなり、このシュミット
回路１７の不要な動作による電力の無駄を防止すること
ができる。
【００３３】以上のように、この実施の形態１によれ
ば、上記入出力パッド１０からの入力信号が入力され、
これを上記内部回路に出力するシュミット回路１７とと
もに、制御信号が入力される制御パッド１０と、当該シ
ュミット回路１７への動作電力供給経路上に設けられ、
上記制御信号に応じてオン／オフ動作する電力供給制御
用Ｐチャネルトランジスタ２４および電力供給制御用Ｎ
チャネルトランジスタ２６とを備えるので、入出力用リ
ード３６に接続されない未使用の入出力パッド１０が発
生した場合、第二制御パッド３５を高圧側電源用リード
３８に接続することにより、パッケージングの際に上記
２つの電力供給制御用トランジスタ２４，２６をオフ動
作に設定することができる。
ば、上記入出力パッド１０からの入力信号が入力され、
これを上記内部回路に出力するシュミット回路１７とと
もに、制御信号が入力される制御パッド１０と、当該シ
ュミット回路１７への動作電力供給経路上に設けられ、
上記制御信号に応じてオン／オフ動作する電力供給制御
用Ｐチャネルトランジスタ２４および電力供給制御用Ｎ
チャネルトランジスタ２６とを備えるので、入出力用リ
ード３６に接続されない未使用の入出力パッド１０が発
生した場合、第二制御パッド３５を高圧側電源用リード
３８に接続することにより、パッケージングの際に上記
２つの電力供給制御用トランジスタ２４，２６をオフ動
作に設定することができる。
【００３４】従って、１つの集積回路チップ２８を互い
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
入出力用リード３６に接続されない未使用の入出力パッ
ド１０の入出力制御回路２９をユーザプログラム中にお
いて１つ１つ設定する処理をすることなく、シュミット
回路１７の不要な動作やリーク電流などを完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
入出力用リード３６に接続されない未使用の入出力パッ
ド１０の入出力制御回路２９をユーザプログラム中にお
いて１つ１つ設定する処理をすることなく、シュミット
回路１７の不要な動作やリーク電流などを完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
【００３５】また、第一制御パッド３４および第二制御
パッド３５が、同時に使用しなくなる複数の入出力パッ
ド１０，・・・，１０毎に設けられているので、チップ
の機能からすれば本来必要のない第一制御パッド３４お
よび第二制御パッド３５の個数を削減できる効果があ
る。
パッド３５が、同時に使用しなくなる複数の入出力パッ
ド１０，・・・，１０毎に設けられているので、チップ
の機能からすれば本来必要のない第一制御パッド３４お
よび第二制御パッド３５の個数を削減できる効果があ
る。
【００３６】さらに、第二制御パッド３５を高圧側電源
パッド３２に隣接して配設するとともに、パッケージの
リード本数に応じて、当該リード３６に接続されない未
使用の入出力パッド１０に対応する第二制御パッド３５
を高圧側電源用リード３８に接続するので、他のパッド
１０とリード３６とを接続するワイヤーボンディング工
程において同時に、第二制御パッド３５を高圧側電源リ
ード３８に接続することができる効果がある。
パッド３２に隣接して配設するとともに、パッケージの
リード本数に応じて、当該リード３６に接続されない未
使用の入出力パッド１０に対応する第二制御パッド３５
を高圧側電源用リード３８に接続するので、他のパッド
１０とリード３６とを接続するワイヤーボンディング工
程において同時に、第二制御パッド３５を高圧側電源リ
ード３８に接続することができる効果がある。
【００３７】なお、この実施の形態１では第一制御パッ
ド３４と第二制御パッド３５とを設け、そのうちのいず
れか一方を電源用リードに接続することで制御信号の設
定を行なっていたが、例えば高圧側電源用パッド３２と
低圧側電源用パッド１０とが隣接するような場合にはそ
れらの間に１つの制御パッドを設け、これをいずれか一
方と接続することで制御信号を設定するようにしてもよ
い。
ド３４と第二制御パッド３５とを設け、そのうちのいず
れか一方を電源用リードに接続することで制御信号の設
定を行なっていたが、例えば高圧側電源用パッド３２と
低圧側電源用パッド１０とが隣接するような場合にはそ
れらの間に１つの制御パッドを設け、これをいずれか一
方と接続することで制御信号を設定するようにしてもよ
い。
【００３８】また、制御パッド３４，３５の接続先は電
源用リードに限られるものではなく、例えば制御パッド
を集積回路チップ２８のコーナ部分に設けるとともに、
この集積回路チップ２８が載置されるダイパッドやその
リードフレームに接続するようにしてもよい。
源用リードに限られるものではなく、例えば制御パッド
を集積回路チップ２８のコーナ部分に設けるとともに、
この集積回路チップ２８が載置されるダイパッドやその
リードフレームに接続するようにしてもよい。
【００３９】実施の形態２．図６はこの発明の実施の形
態２による方向レジスタ５の周辺部の詳細な構成を示す
ブロック図である。図において、４０は制御信号線２２
が接続され、制御信号に応じて当該方向レジスタ５の設
定を出力方向に制御する強制制御回路である。これ以外
の構成は実施の形態１と同様であり説明を省略する。
態２による方向レジスタ５の周辺部の詳細な構成を示す
ブロック図である。図において、４０は制御信号線２２
が接続され、制御信号に応じて当該方向レジスタ５の設
定を出力方向に制御する強制制御回路である。これ以外
の構成は実施の形態１と同様であり説明を省略する。
【００４０】次に動作について説明する。各入出力パッ
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、強制制御回路４０は方向レジ
スタ５の強制設定を行なわない。従って、方向レジスタ
５はデータバス１から設定することができ、入出力制御
回路２９は方向レジスタ５の設定などに応じて正常に動
作することになる。
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、強制制御回路４０は方向レジ
スタ５の強制設定を行なわない。従って、方向レジスタ
５はデータバス１から設定することができ、入出力制御
回路２９は方向レジスタ５の設定などに応じて正常に動
作することになる。
【００４１】各入出力パッド１０と各入出力用リード３
６とをボンディングワイヤ３９で接続するとともに、第
二制御パッド３５を高圧側電源パッド３２とともに高圧
側電源用リード３８に接続する。これにより、制御信号
線２２は高圧側電源レベルに設定されることになり、強
制制御回路４０は方向レジスタ５を出力方向に強制的に
設定する。従って、方向レジスタ５はデータバス１から
設定することができなくなり、例えば第一バッファ１９
などが不要に切替動作をすることがなくなる。
６とをボンディングワイヤ３９で接続するとともに、第
二制御パッド３５を高圧側電源パッド３２とともに高圧
側電源用リード３８に接続する。これにより、制御信号
線２２は高圧側電源レベルに設定されることになり、強
制制御回路４０は方向レジスタ５を出力方向に強制的に
設定する。従って、方向レジスタ５はデータバス１から
設定することができなくなり、例えば第一バッファ１９
などが不要に切替動作をすることがなくなる。
【００４２】以上のように、この実施の形態２によれ
ば、入出力制御回路２９の信号入出力方向を設定する方
向レジスタ５とともに、制御信号が入力される第二制御
パッド３５と、上記制御信号に応じて当該方向レジスタ
５の設定を出力方向に制御する強制制御回路４０とを備
えるので、リード３６に接続されない未使用の入出力パ
ッド１０が発生した場合、当該入出力パッド１０に対応
する制御パッド３５を電源用リード３８に接続すること
により、パッケージングの際に上記方向レジスタ５の設
定を出力方向に設定することができる。
ば、入出力制御回路２９の信号入出力方向を設定する方
向レジスタ５とともに、制御信号が入力される第二制御
パッド３５と、上記制御信号に応じて当該方向レジスタ
５の設定を出力方向に制御する強制制御回路４０とを備
えるので、リード３６に接続されない未使用の入出力パ
ッド１０が発生した場合、当該入出力パッド１０に対応
する制御パッド３５を電源用リード３８に接続すること
により、パッケージングの際に上記方向レジスタ５の設
定を出力方向に設定することができる。
【００４３】従って、１つの集積回路チップ２８を互い
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、方向レジス
タ５の不要な動作を完全に停止させることができる。そ
して、１チップマイクロコンピュータチップなどにおい
てもその設定処理のために使用するメモリエリアが少な
いユーザメモリの一部を占有してしまうこともなく、し
かも、不要な回路動作に起因する無駄な消費電力の発生
を防止することができる効果がある。
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、方向レジス
タ５の不要な動作を完全に停止させることができる。そ
して、１チップマイクロコンピュータチップなどにおい
てもその設定処理のために使用するメモリエリアが少な
いユーザメモリの一部を占有してしまうこともなく、し
かも、不要な回路動作に起因する無駄な消費電力の発生
を防止することができる効果がある。
【００４４】実施の形態３．図７はこの発明の実施の形
態３によるポートラッチ回路の周辺部の詳細な構成を示
すブロック図である。図において、４１はゲート電極に
制御信号線２２が、ドレイン電極にクロック信号線２
が、ソース電極にポートラッチ回路３のトリガ入力端子
が接続されたスイッチ用Ｎチャネルトランジスタ（強制
制御回路）、４２は制御信号を反転するスイッチ用イン
バータ（強制制御回路）、４３はゲート電極に反転され
た制御信号が、ソース電極にクロック信号線２が、ドレ
イン電極にポートラッチ回路３のトリガ入力端子が接続
されたスイッチ用Ｐチャネルトランジスタ（強制制御回
路）である。これ以外の構成は実施の形態２と同様であ
り説明を省略する。
態３によるポートラッチ回路の周辺部の詳細な構成を示
すブロック図である。図において、４１はゲート電極に
制御信号線２２が、ドレイン電極にクロック信号線２
が、ソース電極にポートラッチ回路３のトリガ入力端子
が接続されたスイッチ用Ｎチャネルトランジスタ（強制
制御回路）、４２は制御信号を反転するスイッチ用イン
バータ（強制制御回路）、４３はゲート電極に反転され
た制御信号が、ソース電極にクロック信号線２が、ドレ
イン電極にポートラッチ回路３のトリガ入力端子が接続
されたスイッチ用Ｐチャネルトランジスタ（強制制御回
路）である。これ以外の構成は実施の形態２と同様であ
り説明を省略する。
【００４５】次に動作について説明する。各入出力パッ
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、スイッチ用Ｐチャネルトラン
ジスタ４３およびスイッチ用Ｎチャネルトランジスタ４
１はともにオン状態となり、クロック信号がポートラッ
チ回路３のトリガ入力端子に入力されることになる。従
って、ポートラッチ回路３はデータバス１上のデータを
クロック信号に基づいてラッチして出力信号線４に出力
することができ、入出力制御回路２９はポートラッチ回
路３のラッチデータなどに応じて正常に動作することに
なる。
ド１０と各入出力用リード３６とをボンディングワイヤ
３９で接続するとともに、第一制御パッド３４を低圧側
電源パッド３０とともに低圧側電源用リード３７に接続
する。これにより、制御信号線２２は低圧側電源レベル
に設定されることになり、スイッチ用Ｐチャネルトラン
ジスタ４３およびスイッチ用Ｎチャネルトランジスタ４
１はともにオン状態となり、クロック信号がポートラッ
チ回路３のトリガ入力端子に入力されることになる。従
って、ポートラッチ回路３はデータバス１上のデータを
クロック信号に基づいてラッチして出力信号線４に出力
することができ、入出力制御回路２９はポートラッチ回
路３のラッチデータなどに応じて正常に動作することに
なる。
【００４６】各入出力パッド１０と各入出力用リード３
６とをボンディングワイヤ３９で接続するとともに、第
二制御パッド３５を高圧側電源パッド３２とともに高圧
側電源用リード３８に接続する。これにより、制御信号
線２２は高圧側電源レベルに設定されることになり、ス
イッチ用Ｐチャネルトランジスタ４３およびスイッチ用
Ｎチャネルトランジスタ４１はともにオフ状態となり、
クロック信号はポートラッチ回路３のトリガ入力端子に
入力されないようになる。従って、ポートラッチ回路３
はデータバス１上のデータをラッチすることができなく
なり、不要なラッチ動作を停止させることができる。
６とをボンディングワイヤ３９で接続するとともに、第
二制御パッド３５を高圧側電源パッド３２とともに高圧
側電源用リード３８に接続する。これにより、制御信号
線２２は高圧側電源レベルに設定されることになり、ス
イッチ用Ｐチャネルトランジスタ４３およびスイッチ用
Ｎチャネルトランジスタ４１はともにオフ状態となり、
クロック信号はポートラッチ回路３のトリガ入力端子に
入力されないようになる。従って、ポートラッチ回路３
はデータバス１上のデータをラッチすることができなく
なり、不要なラッチ動作を停止させることができる。
【００４７】以上のように、この実施の形態３によれ
ば、内部回路からの出力信号をラッチして入出力パッド
１０に出力するポートラッチ回路３とともに、制御信号
が入力される第二制御パッド３５と、上記制御信号に応
じて当該ポートラッチ回路３へのラッチ信号入力を許可
／停止制御する強制制御回路４０とを備えるので、リー
ド３６に接続されない未使用の入出力パッド１０が発生
した場合、当該入出力パッド１０に対応する第二制御パ
ッド３５を電源用リード３８に接続することにより、パ
ッケージングの際に上記ポートラッチ回路３へのラッチ
信号入力を停止に設定することができる。
ば、内部回路からの出力信号をラッチして入出力パッド
１０に出力するポートラッチ回路３とともに、制御信号
が入力される第二制御パッド３５と、上記制御信号に応
じて当該ポートラッチ回路３へのラッチ信号入力を許可
／停止制御する強制制御回路４０とを備えるので、リー
ド３６に接続されない未使用の入出力パッド１０が発生
した場合、当該入出力パッド１０に対応する第二制御パ
ッド３５を電源用リード３８に接続することにより、パ
ッケージングの際に上記ポートラッチ回路３へのラッチ
信号入力を停止に設定することができる。
【００４８】従って、１つの集積回路チップ２８を互い
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、ポートラッ
チ回路３の不要な動作やリーク電流を完全に停止させる
ことができる。そして、１チップマイクロコンピュータ
チップなどにおいてもその設定処理のために使用するメ
モリエリアが少ないユーザメモリの一部を占有してしま
うこともなく、しかも、不要な回路動作に起因する無駄
な消費電力の発生を防止することができる効果がある。
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、ポートラッ
チ回路３の不要な動作やリーク電流を完全に停止させる
ことができる。そして、１チップマイクロコンピュータ
チップなどにおいてもその設定処理のために使用するメ
モリエリアが少ないユーザメモリの一部を占有してしま
うこともなく、しかも、不要な回路動作に起因する無駄
な消費電力の発生を防止することができる効果がある。
【００４９】実施の形態４．図８はこの発明の実施の形
態４による集積回路チップの一部を示す模式図である。
図において、４４は図示外の中央処理装置により書換え
可能なレジスタ（記憶手段）であり、４５はこのレジス
タ４４の制御データに応じたレベルの制御信号を制御信
号線２２に出力する制御出力バッファである。これ以外
の構成は実施の形態３と同様であり説明を省略する。
態４による集積回路チップの一部を示す模式図である。
図において、４４は図示外の中央処理装置により書換え
可能なレジスタ（記憶手段）であり、４５はこのレジス
タ４４の制御データに応じたレベルの制御信号を制御信
号線２２に出力する制御出力バッファである。これ以外
の構成は実施の形態３と同様であり説明を省略する。
【００５０】次に動作について説明する。中央処理装置
が所定の制御データをレジスタ４４に書き込む。これに
より、制御出力バッファ４５から低圧側電源レベルの制
御信号が出力されることになり、プルダウン用Ｎチャネ
ルトランジスタ２３およびシュミット出力プルダウン用
Ｎチャネルトランジスタ２７はオフ状態となり、電力供
給制御用Ｐチャネルトランジスタ２４および電力供給制
御用Ｎチャネルトランジスタ２６はオン状態となり、強
制制御回路４０は方向レジスタ５の強制設定を行なわな
くなり、スイッチ用Ｐチャネルトランジスタ４３および
スイッチ用Ｎチャネルトランジスタ４１はともにオン状
態となる。従って、入出力用信号線１１およびシュミッ
ト回路出力信号線１８はともに低電圧側電源レベルに固
定されてしまうことはなく、シュミット回路１７には動
作電力が供給されることになり、方向レジスタ５はデー
タバス１から設定することができ、更に、クロック信号
がポートラッチ回路３のトリガ入力端子に入力されるこ
とになる。従って、入出力制御回路２９は正常に動作す
ることになる。
が所定の制御データをレジスタ４４に書き込む。これに
より、制御出力バッファ４５から低圧側電源レベルの制
御信号が出力されることになり、プルダウン用Ｎチャネ
ルトランジスタ２３およびシュミット出力プルダウン用
Ｎチャネルトランジスタ２７はオフ状態となり、電力供
給制御用Ｐチャネルトランジスタ２４および電力供給制
御用Ｎチャネルトランジスタ２６はオン状態となり、強
制制御回路４０は方向レジスタ５の強制設定を行なわな
くなり、スイッチ用Ｐチャネルトランジスタ４３および
スイッチ用Ｎチャネルトランジスタ４１はともにオン状
態となる。従って、入出力用信号線１１およびシュミッ
ト回路出力信号線１８はともに低電圧側電源レベルに固
定されてしまうことはなく、シュミット回路１７には動
作電力が供給されることになり、方向レジスタ５はデー
タバス１から設定することができ、更に、クロック信号
がポートラッチ回路３のトリガ入力端子に入力されるこ
とになる。従って、入出力制御回路２９は正常に動作す
ることになる。
【００５１】中央処理装置が上記制御データとは異なる
制御データをレジスタ４４に書き込む。これにより、制
御出力バッファ４５から高圧側電源レベルの制御信号が
出力されることになり、プルダウン用Ｎチャネルトラン
ジスタ２３およびシュミット出力プルダウン用Ｎチャネ
ルトランジスタ２７はオン状態となり、電力供給制御用
Ｐチャネルトランジスタ２４および電力供給制御用Ｎチ
ャネルトランジスタ２６はオフ状態となり、強制制御回
路４０は方向レジスタ５の強制設定を行ない、スイッチ
用Ｐチャネルトランジスタ４３およびスイッチ用Ｎチャ
ネルトランジスタ４１はともにオフ状態となる。従っ
て、入出力用信号線１１およびシュミット回路出力信号
線１８はともに低電圧側電源レベルに固定されてしま
い、シュミット回路１７には動作電力が供給されなくな
り、方向レジスタ５は出力方向に強制的に設定されてし
まい、更に、クロック信号はポートラッチ回路３のトリ
ガ入力端子に入力されなくなる。従って、入出力制御回
路２９は不要な動作をしなくなる。
制御データをレジスタ４４に書き込む。これにより、制
御出力バッファ４５から高圧側電源レベルの制御信号が
出力されることになり、プルダウン用Ｎチャネルトラン
ジスタ２３およびシュミット出力プルダウン用Ｎチャネ
ルトランジスタ２７はオン状態となり、電力供給制御用
Ｐチャネルトランジスタ２４および電力供給制御用Ｎチ
ャネルトランジスタ２６はオフ状態となり、強制制御回
路４０は方向レジスタ５の強制設定を行ない、スイッチ
用Ｐチャネルトランジスタ４３およびスイッチ用Ｎチャ
ネルトランジスタ４１はともにオフ状態となる。従っ
て、入出力用信号線１１およびシュミット回路出力信号
線１８はともに低電圧側電源レベルに固定されてしま
い、シュミット回路１７には動作電力が供給されなくな
り、方向レジスタ５は出力方向に強制的に設定されてし
まい、更に、クロック信号はポートラッチ回路３のトリ
ガ入力端子に入力されなくなる。従って、入出力制御回
路２９は不要な動作をしなくなる。
【００５２】以上のように、この実施の形態４によれ
ば、第一制御パッド３４および第二制御パッド３５の代
わりにレジスタ４４を設け、中央処理装置によりこのレ
ジスタ４４に制御データを設定するようにしたので、リ
ード３６に接続されない未使用の入出力パッド１０が発
生した場合、レジスタ４４に所定の制御データを設定す
ることにより、入出力制御回路２９の動作を適当に停止
させることができる。
ば、第一制御パッド３４および第二制御パッド３５の代
わりにレジスタ４４を設け、中央処理装置によりこのレ
ジスタ４４に制御データを設定するようにしたので、リ
ード３６に接続されない未使用の入出力パッド１０が発
生した場合、レジスタ４４に所定の制御データを設定す
ることにより、入出力制御回路２９の動作を適当に停止
させることができる。
【００５３】従って、１つの集積回路チップ２８を互い
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、入出力制御
回路２９の不要な動作やリーク電流などを完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
にピン数（リード数）が異なる複数のパッケージに格納
して使用しようとした場合であって、且つ、その内のピ
ン数（リード数）が少ない方のパッケージにおいても、
リード３６に接続されない未使用の入出力パッド１０の
入出力制御回路２９をユーザプログラム中において１つ
１つ設定する処理をすることなく、しかも、入出力制御
回路２９の不要な動作やリーク電流などを完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
【００５４】この実施の形態４によれば、レジスタ４４
および制御出力バッファ４５が同時に使用しなくなる複
数の入出力パッド１０，・・・，１０毎に設けられてい
るので、チップの機能からすれば本来必要のない上記レ
ジスタ４４および制御出力バッファ４５の個数を削減す
る効果がある。
および制御出力バッファ４５が同時に使用しなくなる複
数の入出力パッド１０，・・・，１０毎に設けられてい
るので、チップの機能からすれば本来必要のない上記レ
ジスタ４４および制御出力バッファ４５の個数を削減す
る効果がある。
【００５５】この実施の形態４によれば、パッケージの
リード本数に応じてプログラム実行時に、当該リード３
６に接続されない未使用の入出力パッド１０に対応する
レジスタ４４に制御データを書き込むので、リード３６
に接続されない未使用の入出力パッド１０が発生した場
合、それに対応する入出力制御回路２９をユーザプログ
ラムなどにおいてまとめて設定し、しかも、当該入出力
制御回路２９の不要な動作を完全に停止させることがで
きる効果がある。
リード本数に応じてプログラム実行時に、当該リード３
６に接続されない未使用の入出力パッド１０に対応する
レジスタ４４に制御データを書き込むので、リード３６
に接続されない未使用の入出力パッド１０が発生した場
合、それに対応する入出力制御回路２９をユーザプログ
ラムなどにおいてまとめて設定し、しかも、当該入出力
制御回路２９の不要な動作を完全に停止させることがで
きる効果がある。
【００５６】実施の形態５．図９はリセット後の中央処
理装置の動作フローを示す説明図である。この実施の形
態５では、同図に示すように、リセット信号ネゲート後
に、まず、ソフトウェアマクロプログラムが実行されて
方向レジスタ５のパッケージに応じた設定、レジスタ４
４のパッケージに応じた設定、ポートラッチ回路３のパ
ッケージに応じた設定、プルアップなどのパッケージに
応じた設定などの入出力制御回路２９の設定が行なわれ
る。次に、このソフトウェアマクロプログラムが終了す
ると、リセットベクタが生成され、そのベクタを先頭番
地とするユーザプログラムが実行される。なお、この実
施の形態５による集積回路チップ２８は実施の形態４と
同様である。
理装置の動作フローを示す説明図である。この実施の形
態５では、同図に示すように、リセット信号ネゲート後
に、まず、ソフトウェアマクロプログラムが実行されて
方向レジスタ５のパッケージに応じた設定、レジスタ４
４のパッケージに応じた設定、ポートラッチ回路３のパ
ッケージに応じた設定、プルアップなどのパッケージに
応じた設定などの入出力制御回路２９の設定が行なわれ
る。次に、このソフトウェアマクロプログラムが終了す
ると、リセットベクタが生成され、そのベクタを先頭番
地とするユーザプログラムが実行される。なお、この実
施の形態５による集積回路チップ２８は実施の形態４と
同様である。
【００５７】以上のように、この実施の形態５によれ
ば、制御データを記憶するレジスタ４４を設けるととも
に、リセットネゲート時にリセットベクタ生成前にレジ
スタ４４などの設定などを行なうプログラムが実行され
るので、ユーザ自身が自ら作成するユーザプログラム中
で未使用の入出力パッド１０に対応する入出力制御回路
２９の設定を行うことなく、当該入出力制御回路２９の
不要な動作を完全に停止させることができる効果があ
る。
ば、制御データを記憶するレジスタ４４を設けるととも
に、リセットネゲート時にリセットベクタ生成前にレジ
スタ４４などの設定などを行なうプログラムが実行され
るので、ユーザ自身が自ら作成するユーザプログラム中
で未使用の入出力パッド１０に対応する入出力制御回路
２９の設定を行うことなく、当該入出力制御回路２９の
不要な動作を完全に停止させることができる効果があ
る。
【００５８】実施の形態６．図１０はこの発明の実施の
形態６による集積回路チップの一部を示す模式図であ
る。図において、４６はユーザプログラムが書き込まれ
るユーザメモリ（メモリ、記憶手段）、４７はこのユー
ザメモリ４６内の予約領域（例えば１番地の領域）（メ
モリ、記憶手段）、４８はこの予約領域４７の制御デー
タに応じたレベルの制御信号を制御信号線２２に出力す
る制御出力バッファである。これ以外の構成は実施の形
態３と同様であり説明を省略する。
形態６による集積回路チップの一部を示す模式図であ
る。図において、４６はユーザプログラムが書き込まれ
るユーザメモリ（メモリ、記憶手段）、４７はこのユー
ザメモリ４６内の予約領域（例えば１番地の領域）（メ
モリ、記憶手段）、４８はこの予約領域４７の制御デー
タに応じたレベルの制御信号を制御信号線２２に出力す
る制御出力バッファである。これ以外の構成は実施の形
態３と同様であり説明を省略する。
【００５９】次に動作について説明する。ユーザプログ
ラムをユーザメモリ４６に書き込む際に、上記予約領域
４７にも同時にパッケージに応じた制御データの書込み
を行なわせる。
ラムをユーザメモリ４６に書き込む際に、上記予約領域
４７にも同時にパッケージに応じた制御データの書込み
を行なわせる。
【００６０】そして、この制御データの値に応じて制御
出力バッファ４８から低圧側電源レベルの制御信号が出
力されることになれば、入出力制御回路２９は正常に動
作することになる。
出力バッファ４８から低圧側電源レベルの制御信号が出
力されることになれば、入出力制御回路２９は正常に動
作することになる。
【００６１】他方、この制御データの値に応じて制御出
力バッファ４８から高圧側電源レベルの制御信号が出力
されることになれば、入出力制御回路２９は動作を停止
することになる。
力バッファ４８から高圧側電源レベルの制御信号が出力
されることになれば、入出力制御回路２９は動作を停止
することになる。
【００６２】以上のように、この実施の形態６によれ
ば、ユーザプログラムを記憶するメモリ４６上に制御デ
ータを記憶させるので、パッケージのリード本数に応じ
てユーザプログラム書込み時に、当該リード３６に接続
されない未使用の入出力パッド１０に対応する制御デー
タを書き込むことができ、ユーザプログラムをユーザメ
モリ４６に記憶させる際に同時に、未使用の入出力パッ
ド３６に対応する入出力制御回路２９の設定を行なうこ
とができる効果がある。
ば、ユーザプログラムを記憶するメモリ４６上に制御デ
ータを記憶させるので、パッケージのリード本数に応じ
てユーザプログラム書込み時に、当該リード３６に接続
されない未使用の入出力パッド１０に対応する制御デー
タを書き込むことができ、ユーザプログラムをユーザメ
モリ４６に記憶させる際に同時に、未使用の入出力パッ
ド３６に対応する入出力制御回路２９の設定を行なうこ
とができる効果がある。
【００６３】実施の形態７．図１１はこの発明の実施の
形態７による集積回路チップの一部を示す模式図であ
る。図において、４９はユーザメモリ４６とは別に設け
られた専用メモリ（専用のメモリ、記憶手段）、５０は
この専用メモリ４９の制御データに応じたレベルの制御
信号を制御信号線２２に出力する制御出力バッファであ
る。これ以外の構成は実施の形態３と同様であり説明を
省略する。
形態７による集積回路チップの一部を示す模式図であ
る。図において、４９はユーザメモリ４６とは別に設け
られた専用メモリ（専用のメモリ、記憶手段）、５０は
この専用メモリ４９の制御データに応じたレベルの制御
信号を制御信号線２２に出力する制御出力バッファであ
る。これ以外の構成は実施の形態３と同様であり説明を
省略する。
【００６４】次に動作について説明する。ウェハテスト
時に、上記専用メモリ４９に制御データを書き込む。
時に、上記専用メモリ４９に制御データを書き込む。
【００６５】そして、この制御データの値に応じて制御
出力バッファ５０から低圧側電源レベルの制御信号が出
力されることになれば、入出力制御回路２９は正常に動
作することになる。
出力バッファ５０から低圧側電源レベルの制御信号が出
力されることになれば、入出力制御回路２９は正常に動
作することになる。
【００６６】他方、この制御データの値に応じて制御出
力バッファ５０から高圧側電源レベルの制御信号が出力
されることになれば、入出力制御回路２９は動作を停止
することになる。
力バッファ５０から高圧側電源レベルの制御信号が出力
されることになれば、入出力制御回路２９は動作を停止
することになる。
【００６７】以上のように、この実施の形態７によれ
ば、制御データを記憶する専用メモリ４９を設け、パッ
ケージのリード本数に応じてウェハテスト時に制御デー
タを書き込むので、ユーザの手を一切煩わせることなく
ウェハテスト時に同時に、未使用の入出力パッド１０に
対応する入出力制御回路２９の設定を行なうことができ
る効果がある。
ば、制御データを記憶する専用メモリ４９を設け、パッ
ケージのリード本数に応じてウェハテスト時に制御デー
タを書き込むので、ユーザの手を一切煩わせることなく
ウェハテスト時に同時に、未使用の入出力パッド１０に
対応する入出力制御回路２９の設定を行なうことができ
る効果がある。
【００６８】
【発明の効果】この発明によれば、上記入出力パッドか
らの入力信号が入力され、これを上記内部回路に出力す
るシュミット回路とともに、制御信号が入力される制御
パッドと、当該シュミット回路への動作電力供給経路上
に設けられ、上記制御信号に応じてオン／オフ動作する
スイッチング素子とを備えるので、リードに接続されな
い未使用の入出力パッドが発生した場合、当該入出力パ
ッドに対応する制御パッドを電源パッドやパッケージの
電源用リードに接続することにより、パッケージングの
際に上記スイッチング素子をオフ動作に設定することが
できる。従って、１つの集積回路チップを互いにピン数
（リード数）が異なる複数のパッケージに格納して使用
しようとした場合であって、且つ、その内のピン数（リ
ード数）が少ない方のパッケージにおいても、リードに
接続されない未使用の入出力パッドの入出力制御回路を
ユーザプログラム中において１つ１つ設定する処理をす
ることなく、しかも、シュミット回路の不要な動作やリ
ーク電流などを完全に停止させることができる。そし
て、１チップマイクロコンピュータチップなどにおいて
もその設定処理のために使用するメモリエリアが少ない
ユーザメモリの一部を占有してしまうこともなく、しか
も、不要な回路動作に起因する無駄な消費電力の発生を
防止することができる効果がある。
らの入力信号が入力され、これを上記内部回路に出力す
るシュミット回路とともに、制御信号が入力される制御
パッドと、当該シュミット回路への動作電力供給経路上
に設けられ、上記制御信号に応じてオン／オフ動作する
スイッチング素子とを備えるので、リードに接続されな
い未使用の入出力パッドが発生した場合、当該入出力パ
ッドに対応する制御パッドを電源パッドやパッケージの
電源用リードに接続することにより、パッケージングの
際に上記スイッチング素子をオフ動作に設定することが
できる。従って、１つの集積回路チップを互いにピン数
（リード数）が異なる複数のパッケージに格納して使用
しようとした場合であって、且つ、その内のピン数（リ
ード数）が少ない方のパッケージにおいても、リードに
接続されない未使用の入出力パッドの入出力制御回路を
ユーザプログラム中において１つ１つ設定する処理をす
ることなく、しかも、シュミット回路の不要な動作やリ
ーク電流などを完全に停止させることができる。そし
て、１チップマイクロコンピュータチップなどにおいて
もその設定処理のために使用するメモリエリアが少ない
ユーザメモリの一部を占有してしまうこともなく、しか
も、不要な回路動作に起因する無駄な消費電力の発生を
防止することができる効果がある。
【００６９】この発明によれば、入出力制御回路の信号
入出力方向を設定する方向レジスタとともに、制御信号
が入力される制御パッドと、上記制御信号に応じて当該
方向レジスタの設定を出力方向に制御する強制制御回路
とを備えるので、リードに接続されない未使用の入出力
パッドが発生した場合、当該入出力パッドに対応する制
御パッドを電源パッドやパッケージの電源用リードに接
続することにより、パッケージングの際に上記方向レジ
スタの設定を出力方向に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、方向レジスタの不要な動作やリーク電流などを
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
入出力方向を設定する方向レジスタとともに、制御信号
が入力される制御パッドと、上記制御信号に応じて当該
方向レジスタの設定を出力方向に制御する強制制御回路
とを備えるので、リードに接続されない未使用の入出力
パッドが発生した場合、当該入出力パッドに対応する制
御パッドを電源パッドやパッケージの電源用リードに接
続することにより、パッケージングの際に上記方向レジ
スタの設定を出力方向に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、方向レジスタの不要な動作やリーク電流などを
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
【００７０】この発明によれば、内部回路からの出力信
号をラッチして入出力パッドに出力するポートラッチ回
路とともに、制御信号が入力される制御パッドと、上記
制御信号に応じて当該ポートラッチ回路へのラッチ信号
入力を許可／停止制御する強制制御回路とを備えるの
で、リードに接続されない未使用の入出力パッドが発生
した場合、当該入出力パッドに対応する制御パッドを電
源パッドやパッケージの電源用リードに接続することに
より、パッケージングの際に上記ポートラッチ回路への
ラッチ信号入力を停止に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、ポートラッチ回路の不要な動作やリーク電流を
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
号をラッチして入出力パッドに出力するポートラッチ回
路とともに、制御信号が入力される制御パッドと、上記
制御信号に応じて当該ポートラッチ回路へのラッチ信号
入力を許可／停止制御する強制制御回路とを備えるの
で、リードに接続されない未使用の入出力パッドが発生
した場合、当該入出力パッドに対応する制御パッドを電
源パッドやパッケージの電源用リードに接続することに
より、パッケージングの際に上記ポートラッチ回路への
ラッチ信号入力を停止に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、ポートラッチ回路の不要な動作やリーク電流を
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
【００７１】この発明によれば、制御パッドが、同時に
使用しなくなる複数の入出力パッド毎に設けられている
ので、チップの機能からすれば本来必要のない制御パッ
ドの個数を削減しつつ、しかも、リードに接続されない
未使用の入出力パッドが発生した場合、それに対応する
入出力制御回路をユーザプログラム中において１つ１つ
設定する処理をすることなく、その不要な動作を完全に
停止させることができる効果がある。
使用しなくなる複数の入出力パッド毎に設けられている
ので、チップの機能からすれば本来必要のない制御パッ
ドの個数を削減しつつ、しかも、リードに接続されない
未使用の入出力パッドが発生した場合、それに対応する
入出力制御回路をユーザプログラム中において１つ１つ
設定する処理をすることなく、その不要な動作を完全に
停止させることができる効果がある。
【００７２】この発明によれば、制御パッドを電源パッ
ドに近接して配設するとともに、パッケージのリード本
数に応じて、当該リードに接続されない未使用の入出力
パッドに対応する制御パッドを電源用リードに接続する
ので、他のパッドとリードとを接続するワイヤーボンデ
ィング工程において同時に、制御パッドを電源パッドに
接続することができる効果がある。
ドに近接して配設するとともに、パッケージのリード本
数に応じて、当該リードに接続されない未使用の入出力
パッドに対応する制御パッドを電源用リードに接続する
ので、他のパッドとリードとを接続するワイヤーボンデ
ィング工程において同時に、制御パッドを電源パッドに
接続することができる効果がある。
【００７３】この発明によれば、入出力パッドからの入
力信号が入力され、これを内部回路に出力するシュミッ
ト回路とともに、制御データを記憶する記憶手段と、当
該記憶手段に記憶された制御データに応じた制御信号を
出力する制御出力バッファと、当該シュミット回路への
動作電流供給経路上に設けられ、上記制御信号に応じて
オン／オフ動作するスイッチング素子とを備えるので、
リードに接続されない未使用の入出力パッドが発生した
場合、記憶手段に所定の値を設定することにより、上記
スイッチング素子をオフ動作に設定することができる。
従って、１つの集積回路チップを互いにピン数（リード
数）が異なる複数のパッケージに格納して使用しようと
した場合であって、且つ、その内のピン数（リード数）
が少ない方のパッケージにおいても、リードに接続され
ない未使用の入出力パッドの入出力制御回路をユーザプ
ログラム中において１つ１つ設定する処理をすることな
く、しかも、シュミット回路の不要な動作やリーク電流
を完全に停止させることができる。そして、１チップマ
イクロコンピュータチップなどにおいてもその設定処理
のために使用するメモリエリアが少ないユーザメモリの
一部を占有してしまうこともなく、しかも、不要な回路
動作に起因する無駄な消費電力の発生を防止することが
できる効果がある。
力信号が入力され、これを内部回路に出力するシュミッ
ト回路とともに、制御データを記憶する記憶手段と、当
該記憶手段に記憶された制御データに応じた制御信号を
出力する制御出力バッファと、当該シュミット回路への
動作電流供給経路上に設けられ、上記制御信号に応じて
オン／オフ動作するスイッチング素子とを備えるので、
リードに接続されない未使用の入出力パッドが発生した
場合、記憶手段に所定の値を設定することにより、上記
スイッチング素子をオフ動作に設定することができる。
従って、１つの集積回路チップを互いにピン数（リード
数）が異なる複数のパッケージに格納して使用しようと
した場合であって、且つ、その内のピン数（リード数）
が少ない方のパッケージにおいても、リードに接続され
ない未使用の入出力パッドの入出力制御回路をユーザプ
ログラム中において１つ１つ設定する処理をすることな
く、しかも、シュミット回路の不要な動作やリーク電流
を完全に停止させることができる。そして、１チップマ
イクロコンピュータチップなどにおいてもその設定処理
のために使用するメモリエリアが少ないユーザメモリの
一部を占有してしまうこともなく、しかも、不要な回路
動作に起因する無駄な消費電力の発生を防止することが
できる効果がある。
【００７４】この発明によれば、入出力制御回路の信号
入出力方向を設定する方向レジスタとともに、制御デー
タを記憶する記憶手段と、当該記憶手段に記憶された制
御データに応じた制御信号を出力する制御出力バッファ
と、上記制御信号に応じて当該方向レジスタの設定を出
力方向に制御する強制制御回路とを備えるので、リード
に接続されない未使用の入出力パッドが発生した場合、
記憶手段に所定の値を設定することにより、上記方向レ
ジスタの設定を出力方向に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、方向レジスタの不要な動作やリーク電流などを
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
入出力方向を設定する方向レジスタとともに、制御デー
タを記憶する記憶手段と、当該記憶手段に記憶された制
御データに応じた制御信号を出力する制御出力バッファ
と、上記制御信号に応じて当該方向レジスタの設定を出
力方向に制御する強制制御回路とを備えるので、リード
に接続されない未使用の入出力パッドが発生した場合、
記憶手段に所定の値を設定することにより、上記方向レ
ジスタの設定を出力方向に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、方向レジスタの不要な動作やリーク電流などを
完全に停止させることができる。そして、１チップマイ
クロコンピュータチップなどにおいてもその設定処理の
ために使用するメモリエリアが少ないユーザメモリの一
部を占有してしまうこともなく、しかも、不要な回路動
作に起因する無駄な消費電力の発生を防止することがで
きる効果がある。
【００７５】この発明によれば、内部回路からの出力信
号をラッチして入出力パッドに出力するポートラッチ回
路とともに、制御データを記憶する記憶手段と、当該記
憶手段に記憶された制御データに応じた制御信号を出力
する制御出力バッファと、上記制御信号に応じて当該ポ
ートラッチ回路へのラッチ信号入力を許可／停止制御す
る強制制御回路とを備えるので、リードに接続されない
未使用の入出力パッドが発生した場合、記憶手段に所定
の値を設定することにより、上記ポートラッチ回路への
ラッチ信号入力を停止に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、ポートラッチ回路の不要な動作を完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
号をラッチして入出力パッドに出力するポートラッチ回
路とともに、制御データを記憶する記憶手段と、当該記
憶手段に記憶された制御データに応じた制御信号を出力
する制御出力バッファと、上記制御信号に応じて当該ポ
ートラッチ回路へのラッチ信号入力を許可／停止制御す
る強制制御回路とを備えるので、リードに接続されない
未使用の入出力パッドが発生した場合、記憶手段に所定
の値を設定することにより、上記ポートラッチ回路への
ラッチ信号入力を停止に設定することができる。従っ
て、１つの集積回路チップを互いにピン数（リード数）
が異なる複数のパッケージに格納して使用しようとした
場合であって、且つ、その内のピン数（リード数）が少
ない方のパッケージにおいても、リードに接続されない
未使用の入出力パッドの入出力制御回路をユーザプログ
ラム中において１つ１つ設定する処理をすることなく、
しかも、ポートラッチ回路の不要な動作を完全に停止さ
せることができる。そして、１チップマイクロコンピュ
ータチップなどにおいてもその設定処理のために使用す
るメモリエリアが少ないユーザメモリの一部を占有して
しまうこともなく、しかも、不要な回路動作に起因する
無駄な消費電力の発生を防止することができる効果があ
る。
【００７６】この発明によれば、記憶手段および制御出
力バッファが同時に使用しなくなる複数の入出力パッド
毎に設けられているので、チップの機能からすれば本来
必要のない上記記憶手段および制御出力バッファの個数
を削減しつつ、しかも、リードに接続されない未使用の
入出力パッドが発生した場合、それに対応する入出力制
御回路をユーザプログラム中において１つ１つ設定する
処理をすることなく、その不要な動作を完全に停止させ
ることができる効果がある。
力バッファが同時に使用しなくなる複数の入出力パッド
毎に設けられているので、チップの機能からすれば本来
必要のない上記記憶手段および制御出力バッファの個数
を削減しつつ、しかも、リードに接続されない未使用の
入出力パッドが発生した場合、それに対応する入出力制
御回路をユーザプログラム中において１つ１つ設定する
処理をすることなく、その不要な動作を完全に停止させ
ることができる効果がある。
【００７７】この発明によれば、記憶手段をレジスタで
構成するとともに、パッケージのリード本数に応じてプ
ログラム実行時に、当該リードに接続されない未使用の
入出力パッドに対応するレジスタに制御データを書き込
むので、リードに接続されない未使用の入出力パッドが
発生した場合、それに対応する入出力制御回路をユーザ
プログラムなどにおいてまとめて設定し、しかも、当該
入出力回路の不要な動作を完全に停止させることができ
る効果がある。
構成するとともに、パッケージのリード本数に応じてプ
ログラム実行時に、当該リードに接続されない未使用の
入出力パッドに対応するレジスタに制御データを書き込
むので、リードに接続されない未使用の入出力パッドが
発生した場合、それに対応する入出力制御回路をユーザ
プログラムなどにおいてまとめて設定し、しかも、当該
入出力回路の不要な動作を完全に停止させることができ
る効果がある。
【００７８】この発明によれば、リセットネゲート時に
リセットベクタ生成前にプログラムが実行されるので、
ユーザ自身が自ら作成するユーザプログラム中で未使用
の入出力パッドに対応する入出力制御回路の設定を行な
わせることなく、当該入出力回路の不要な動作を完全に
停止させることができる効果がある。
リセットベクタ生成前にプログラムが実行されるので、
ユーザ自身が自ら作成するユーザプログラム中で未使用
の入出力パッドに対応する入出力制御回路の設定を行な
わせることなく、当該入出力回路の不要な動作を完全に
停止させることができる効果がある。
【００７９】この発明によれば、記憶手段をユーザプロ
グラムを記憶するメモリ上に形成するとともに、パッケ
ージのリード本数に応じてユーザプログラム書込み時
に、当該リードに接続されない未使用の入出力パッドに
対応するメモリに制御データを書き込むので、ユーザプ
ログラムをメモリに記憶させる際に同時に、記憶手段の
設定を行なうことができる効果がある。
グラムを記憶するメモリ上に形成するとともに、パッケ
ージのリード本数に応じてユーザプログラム書込み時
に、当該リードに接続されない未使用の入出力パッドに
対応するメモリに制御データを書き込むので、ユーザプ
ログラムをメモリに記憶させる際に同時に、記憶手段の
設定を行なうことができる効果がある。
【００８０】この発明によれば、記憶手段をそれ専用の
メモリで構成するとともに、パッケージのリード本数に
応じてウェハテスト時に、当該リードに接続されない未
使用の入出力パッドに対応するメモリに制御データを書
き込むので、ユーザの手を一切煩わせることなくウェハ
テスト時に同時に、記憶手段の設定を行なうことができ
る効果がある。
メモリで構成するとともに、パッケージのリード本数に
応じてウェハテスト時に、当該リードに接続されない未
使用の入出力パッドに対応するメモリに制御データを書
き込むので、ユーザの手を一切煩わせることなくウェハ
テスト時に同時に、記憶手段の設定を行なうことができ
る効果がある。
【図１】 この発明の実施の形態１による１チップマイ
クロコンピュータチップの入出力パッドおよび入出力制
御回路の構成例を示すブロック図である。
クロコンピュータチップの入出力パッドおよび入出力制
御回路の構成例を示すブロック図である。
【図２】 この発明の実施の形態１による入出力パッド
およびシュミット回路の周辺部の詳細な構成を示すブロ
ック図である。
およびシュミット回路の周辺部の詳細な構成を示すブロ
ック図である。
【図３】 この発明の実施の形態１による集積回路チッ
プの一部を示す模式図である。
プの一部を示す模式図である。
【図４】 入出力制御回路を動作させる場合の設定状態
を示す集積回路チップおよびパッケージの一部の構成を
示す模式図である。
を示す集積回路チップおよびパッケージの一部の構成を
示す模式図である。
【図５】 入出力制御回路を停止させる場合の設定状態
を示す集積回路チップおよびパッケージの一部を示す模
式図である。
を示す集積回路チップおよびパッケージの一部を示す模
式図である。
【図６】 この発明の実施の形態２による方向レジスタ
の周辺部の詳細な構成を示すブロック図である。
の周辺部の詳細な構成を示すブロック図である。
【図７】 この発明の実施の形態３によるポートラッチ
回路の周辺部の詳細な構成を示すブロック図である。
回路の周辺部の詳細な構成を示すブロック図である。
【図８】 この発明の実施の形態４による集積回路チッ
プの一部を示す模式図である。
プの一部を示す模式図である。
【図９】 この発明の実施の形態５の集積回路チップに
おいて、リセット後の中央処理装置の動作フローを示す
説明図である。
おいて、リセット後の中央処理装置の動作フローを示す
説明図である。
【図１０】 この発明の実施の形態６による集積回路チ
ップの一部を示す模式図である。
ップの一部を示す模式図である。
【図１１】 この発明の実施の形態７による集積回路チ
ップの一部を示す模式図である。
ップの一部を示す模式図である。
【図１２】 従来の集積回路チップおよびその周辺部の
要部構成を示す正面図である。
要部構成を示す正面図である。
【図１３】 従来の集積回路チップをピン数（リード
数）が少ない方のパッケージにパッケージングする際の
要部構成を示す正面図である。
数）が少ない方のパッケージにパッケージングする際の
要部構成を示す正面図である。
３ ポートラッチ回路、５ 方向レジスタ、１０ 入出
力パッド、１７ シュミット回路、２４ 電力供給制御
用Ｐチャネルトランジスタ（スイッチング素子）、２６
電力供給制御用Ｎチャネルトランジスタ（スイッチン
グ素子）、２８集積回路チップ、２９ 入出力制御回
路、３０ 低圧側電源パッド（電源パッド）、３２ 高
圧側電源パッド（電源パッド）、３４ 第一制御パッド
（制御パッド）、３５ 第二制御パッド（制御パッ
ド）、４０ 強制制御回路、４１ スイッチ用Ｎチャネ
ルトランジスタ（強制制御回路）、４２ スイッチ用イ
ンバータ（強制制御回路）、４３ スイッチ用Ｐチャネ
ルトランジスタ（強制制御回路）、４４ レジスタ（記
憶手段）、４５，４８，５０ 制御出力バッファ、４６
ユーザメモリ（メモリ，記憶手段）、４７ 予約領域
（メモリ、記憶手段）４９ 専用メモリ（専用のメモ
リ、記憶手段）。
力パッド、１７ シュミット回路、２４ 電力供給制御
用Ｐチャネルトランジスタ（スイッチング素子）、２６
電力供給制御用Ｎチャネルトランジスタ（スイッチン
グ素子）、２８集積回路チップ、２９ 入出力制御回
路、３０ 低圧側電源パッド（電源パッド）、３２ 高
圧側電源パッド（電源パッド）、３４ 第一制御パッド
（制御パッド）、３５ 第二制御パッド（制御パッ
ド）、４０ 強制制御回路、４１ スイッチ用Ｎチャネ
ルトランジスタ（強制制御回路）、４２ スイッチ用イ
ンバータ（強制制御回路）、４３ スイッチ用Ｐチャネ
ルトランジスタ（強制制御回路）、４４ レジスタ（記
憶手段）、４５，４８，５０ 制御出力バッファ、４６
ユーザメモリ（メモリ，記憶手段）、４７ 予約領域
（メモリ、記憶手段）４９ 専用メモリ（専用のメモ
リ、記憶手段）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B062 AA05 DD10 GG05 5F038 BE02 BE04 BE06 BE07 BE08 BE09 CA10 DF01 DF04 DF05 DF07 DF08 DF14 DF16 DT15 DT17 EZ20 5F044 AA01 AA19
Claims (13)
- 【請求項１】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御信号が入力される制御パッ
ドと、上記入出力パッドからの入力信号が入力され、こ
れを上記内部回路に出力するシュミット回路と、当該シ
ュミット回路への動作電力供給経路上に設けられ、上記
制御信号に応じてオン／オフ動作するスイッチング素子
とを備えることを特徴とする集積回路チップ。 - 【請求項２】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御信号が入力される制御パッ
ドと、入出力制御回路の信号入出力方向を設定する方向
レジスタと、上記制御信号に応じて当該方向レジスタの
設定を出力方向に制御する強制制御回路とを備えること
を特徴とする集積回路チップ。 - 【請求項３】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御信号が入力される制御パッ
ドと、上記内部回路からの出力信号をラッチして、上記
入出力パッドに出力するポートラッチ回路と、上記制御
信号に応じて当該ポートラッチ回路へのラッチ信号入力
を許可／停止制御する強制制御回路とを備えることを特
徴とする集積回路チップ。 - 【請求項４】 制御パッドが、同時に使用しなくなる複
数の入出力パッド毎に設けられていることを特徴とする
請求項１から請求項３のうちのいずれか１項記載の集積
回路チップ。 - 【請求項５】 制御パッドを電源パッドに近接して配設
するとともに、パッケージのリード本数に応じて、当該
リードに接続されない未使用の入出力パッドに対応する
制御パッドを電源用リードに接続することを特徴とする
請求項１から請求項４のうちのいずれか１項記載の集積
回路チップの未使用パッドの処理方法。 - 【請求項６】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御データを記憶する記憶手段
と、当該記憶手段に記憶された制御データに応じた制御
信号を出力する制御出力バッファと、上記入出力パッド
からの入力信号が入力され、これを上記内部回路に出力
するシュミット回路と、当該シュミット回路への動作電
流供給経路上に設けられ、上記制御信号に応じてオン／
オフ動作するスイッチング素子とを備えることを特徴と
する集積回路チップ。 - 【請求項７】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御データを記憶する記憶手段
と、当該記憶手段に記憶された制御データに応じた制御
信号を出力する制御出力バッファと、入出力制御回路の
信号入出力方向を設定する方向レジスタと、上記制御信
号に応じて当該方向レジスタの設定を出力方向に制御す
る強制制御回路とを備えることを特徴とする集積回路チ
ップ。 - 【請求項８】 入出力パッドと、内部回路と、上記入出
力パッドと上記内部回路との間の信号経路上に配設さ
れ、これらの間の信号の入出力を制御する入出力制御回
路とを備えた集積回路チップにおいて、 上記入出力制御回路が、制御データを記憶する記憶手段
と、当該記憶手段に記憶された制御データに応じた制御
信号を出力する制御出力バッファと、上記内部回路から
の出力信号をラッチして、上記入出力パッドに出力する
ポートラッチ回路と、上記制御信号に応じて当該ポート
ラッチ回路へのラッチ信号入力を許可／停止制御する強
制制御回路とを備えることを特徴とする集積回路チッ
プ。 - 【請求項９】 記憶手段および制御出力バッファは、同
時に使用しなくなる複数の入出力パッド毎に設けられて
いることを特徴とする請求項６から請求項８のうちのい
ずれか１項記載の集積回路チップ。 - 【請求項１０】 記憶手段をレジスタで構成するととも
に、パッケージのリード本数に応じてプログラム実行時
に、当該リードに接続されない未使用の入出力パッドに
対応するレジスタに制御データを書き込むことを特徴と
する請求項６から請求項９のうちのいずれか１項記載の
集積回路チップの未使用パッドの処理方法。 - 【請求項１１】 リセットネゲート時に、リセットベク
タ生成前にプログラムが実行されることを特徴とする請
求項１０記載の集積回路チップの未使用パッドの処理方
法。 - 【請求項１２】 記憶手段をユーザプログラムを記憶す
るメモリ上に形成するとともに、パッケージのリード本
数に応じてユーザプログラム書込み時に、当該リードに
接続されない未使用の入出力パッドに対応するメモリに
制御データを書き込むことを特徴とする請求項６から請
求項９のうちのいずれか１項記載の集積回路チップの未
使用パッドの処理方法。 - 【請求項１３】 記憶手段をそれ専用のメモリで構成す
るとともに、パッケージのリード本数に応じてウェハテ
スト時に、当該リードに接続されない未使用の入出力パ
ッドに対応するメモリに制御データを書き込むことを特
徴とする請求項６から請求項９のうちのいずれか１項記
載の集積回路チップの未使用パッドの処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013457A JP2000216342A (ja) | 1999-01-21 | 1999-01-21 | 集積回路チップおよびその未使用パッドの処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013457A JP2000216342A (ja) | 1999-01-21 | 1999-01-21 | 集積回路チップおよびその未使用パッドの処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216342A true JP2000216342A (ja) | 2000-08-04 |
Family
ID=11833685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11013457A Pending JP2000216342A (ja) | 1999-01-21 | 1999-01-21 | 集積回路チップおよびその未使用パッドの処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216342A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245063A (ja) * | 2005-02-28 | 2006-09-14 | Nec Electronics Corp | 半導体チップおよび半導体チップを搭載する半導体装置 |
| JP2010263564A (ja) * | 2009-05-11 | 2010-11-18 | Renesas Electronics Corp | 半導体チップ及び半導体チップを搭載する半導体装置 |
| CN103000601A (zh) * | 2011-09-12 | 2013-03-27 | 瑞萨电子株式会社 | 半导体芯片 |
| US9224432B2 (en) | 2013-02-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Semiconductor package |
| JPWO2016117072A1 (ja) * | 2015-01-22 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145352A (ja) * | 1984-08-10 | 1986-03-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6298761A (ja) * | 1985-10-25 | 1987-05-08 | Nec Corp | 半導体装置 |
| JPS63283150A (ja) * | 1987-05-15 | 1988-11-21 | Nec Corp | 集積回路 |
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH02174248A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | 半導体集積回路装置 |
| JPH02297683A (ja) * | 1989-05-11 | 1990-12-10 | Nec Corp | マイクロコンピュータ |
| JPH04123217A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | 外部端子の状態切換回路 |
| JPH04154206A (ja) * | 1990-10-17 | 1992-05-27 | Mitsubishi Electric Corp | 入出力回路 |
| JPH04311282A (ja) * | 1991-04-09 | 1992-11-04 | Mitsubishi Electric Corp | 端子機能設定回路の制御方式 |
| JPH05110390A (ja) * | 1991-10-14 | 1993-04-30 | Sharp Corp | シユミツト回路 |
| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
| JPH06259365A (ja) * | 1993-03-10 | 1994-09-16 | Mitsubishi Electric Corp | ポート回路 |
| JPH0793281A (ja) * | 1993-09-21 | 1995-04-07 | Mitsubishi Electric Corp | キーオンウェイクアップモード設定回路 |
| JPH07169916A (ja) * | 1993-12-14 | 1995-07-04 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0897361A (ja) * | 1994-09-29 | 1996-04-12 | Mitsubishi Denki Semiconductor Software Kk | 入出力ポート |
| JPH0962649A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 信号入出力回路 |
| JPH0973426A (ja) * | 1995-09-01 | 1997-03-18 | Mitsubishi Electric Corp | 入出力ポート、入力ポート及びマイクロコントローラ |
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH10302476A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置 |
-
1999
- 1999-01-21 JP JP11013457A patent/JP2000216342A/ja active Pending
Patent Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145352A (ja) * | 1984-08-10 | 1986-03-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6298761A (ja) * | 1985-10-25 | 1987-05-08 | Nec Corp | 半導体装置 |
| JPS63283150A (ja) * | 1987-05-15 | 1988-11-21 | Nec Corp | 集積回路 |
| JPH02116084A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 半導体記憶装置 |
| JPH02174248A (ja) * | 1988-12-27 | 1990-07-05 | Nec Corp | 半導体集積回路装置 |
| JPH02297683A (ja) * | 1989-05-11 | 1990-12-10 | Nec Corp | マイクロコンピュータ |
| JPH04123217A (ja) * | 1990-09-14 | 1992-04-23 | Fujitsu Ltd | 外部端子の状態切換回路 |
| JPH04154206A (ja) * | 1990-10-17 | 1992-05-27 | Mitsubishi Electric Corp | 入出力回路 |
| JPH04311282A (ja) * | 1991-04-09 | 1992-11-04 | Mitsubishi Electric Corp | 端子機能設定回路の制御方式 |
| JPH05110390A (ja) * | 1991-10-14 | 1993-04-30 | Sharp Corp | シユミツト回路 |
| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
| JPH06259365A (ja) * | 1993-03-10 | 1994-09-16 | Mitsubishi Electric Corp | ポート回路 |
| JPH0793281A (ja) * | 1993-09-21 | 1995-04-07 | Mitsubishi Electric Corp | キーオンウェイクアップモード設定回路 |
| JPH07169916A (ja) * | 1993-12-14 | 1995-07-04 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0897361A (ja) * | 1994-09-29 | 1996-04-12 | Mitsubishi Denki Semiconductor Software Kk | 入出力ポート |
| JPH0962649A (ja) * | 1995-08-25 | 1997-03-07 | Mitsubishi Electric Corp | 信号入出力回路 |
| JPH0973426A (ja) * | 1995-09-01 | 1997-03-18 | Mitsubishi Electric Corp | 入出力ポート、入力ポート及びマイクロコントローラ |
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH10302476A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245063A (ja) * | 2005-02-28 | 2006-09-14 | Nec Electronics Corp | 半導体チップおよび半導体チップを搭載する半導体装置 |
| JP2010263564A (ja) * | 2009-05-11 | 2010-11-18 | Renesas Electronics Corp | 半導体チップ及び半導体チップを搭載する半導体装置 |
| CN103000601A (zh) * | 2011-09-12 | 2013-03-27 | 瑞萨电子株式会社 | 半导体芯片 |
| JP2013062289A (ja) * | 2011-09-12 | 2013-04-04 | Renesas Electronics Corp | 半導体チップ |
| US9224432B2 (en) | 2013-02-04 | 2015-12-29 | Samsung Electronics Co., Ltd. | Semiconductor package |
| JPWO2016117072A1 (ja) * | 2015-01-22 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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