JP2562406B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2562406B2 JP2562406B2 JP5091387A JP9138793A JP2562406B2 JP 2562406 B2 JP2562406 B2 JP 2562406B2 JP 5091387 A JP5091387 A JP 5091387A JP 9138793 A JP9138793 A JP 9138793A JP 2562406 B2 JP2562406 B2 JP 2562406B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
セルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイコンとして構成した半導体装置に関
する。
セルベースＩＣ、あるいはＡＳＩＣマイコンと呼ばれ
る、ワンチップマイコンとして構成した半導体装置に関
する。
【０００２】
【従来の技術】従来のワンチップマイコンは例えばイン
テル社の１９８３年版マイクロ・コントローラ・ハンド
ブックの第２章から第４章に示されている、ＭＣＳ−４
８にみられるように入出力手段としては並列入出力ボー
ト、タイマといった多くの応用分野に共通に利用される
回路を固定的に具備していた。そして、各応用に際して
不足の回路は外部に付加し、マイクロ・コンピュータと
入出力ボートを介して接続していた。
テル社の１９８３年版マイクロ・コントローラ・ハンド
ブックの第２章から第４章に示されている、ＭＣＳ−４
８にみられるように入出力手段としては並列入出力ボー
ト、タイマといった多くの応用分野に共通に利用される
回路を固定的に具備していた。そして、各応用に際して
不足の回路は外部に付加し、マイクロ・コンピュータと
入出力ボートを介して接続していた。
【０００３】また、特開昭５７−１２４４６３号に見ら
れるものは、ＣＰＵをコアとして、Ｉ／Ｏポートを有
し、周辺にマスタースライスによりランダムロジックを
構成している。
れるものは、ＣＰＵをコアとして、Ｉ／Ｏポートを有
し、周辺にマスタースライスによりランダムロジックを
構成している。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術ではワンチップ・マイクロ・コンピュータが持ってい
る入出力機能が不足した場合、あるいはＲＡＭ，ＲＯＭ
を外部に拡張しようとした場合には外部に付加する回路
が増加し、必要なＩＣチップ数も増加し、装置の小型
化、低コスト化を阻んでいた。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
一つの基板上に、マイクロ・コンピュータと有機的に結
合し、かつ多様な応用の各々に最適な機能を持った周辺
回路を具備したワンチップ・マイクロ・コンピュータを
若干のマスクの変更で作成し、安価に供給することにあ
る。
術ではワンチップ・マイクロ・コンピュータが持ってい
る入出力機能が不足した場合、あるいはＲＡＭ，ＲＯＭ
を外部に拡張しようとした場合には外部に付加する回路
が増加し、必要なＩＣチップ数も増加し、装置の小型
化、低コスト化を阻んでいた。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
一つの基板上に、マイクロ・コンピュータと有機的に結
合し、かつ多様な応用の各々に最適な機能を持った周辺
回路を具備したワンチップ・マイクロ・コンピュータを
若干のマスクの変更で作成し、安価に供給することにあ
る。
【０００５】また本発明は、特開昭５７−１２４４６３
号によれば、ランダムロジック部から信号を出力するこ
とができない点を解決し、ランダムロジツク部との間で
も所望の入出力が可能なワンチップ・マイクロ・コンピ
ュータを構成する半導体装置を提供することも目的とす
る。
号によれば、ランダムロジック部から信号を出力するこ
とができない点を解決し、ランダムロジツク部との間で
も所望の入出力が可能なワンチップ・マイクロ・コンピ
ュータを構成する半導体装置を提供することも目的とす
る。
【０００６】
【課題を解決するための手段】かかる本発明は、マイク
ロ・コンピュータ部と、所望の論理を選択的に構成可能
なゲート・アレイ部とを単一のチップに集積した半導体
装置において、前記ゲート・アレイ部に隣接配置され、
パッドから前記ゲート・アレイ部への信号の入力機能、
あるいは前記ゲート・アレイ部から前記パッドへの出力
機能を選択的に設定可能で、且つ該機能を複数の仕様か
ら選択的に設定可能な複数の入出力セルと、前記マイク
ロ・コンピュータ部と前記ゲート・アレイ部とを接続す
る内部データ配線と、前記マイクロ・コンピュータ部と
前記ゲート・アレイ部とを接続し、制御信号を伝送する
第１の配線と、前記ゲート・アレイ部と前記入出力セル
とを接続し、信号を伝送する第２の配線とを有し、前記
入出力セルの数は前記内部データ配線のビット幅数より
も多くし、ゲート・アレイ部に構成された所望の論理回
路が、内部データ配線のビット幅数を超え余った入出力
セルに接続され、外付けの回路を低減したことを特徴と
するものである。
ロ・コンピュータ部と、所望の論理を選択的に構成可能
なゲート・アレイ部とを単一のチップに集積した半導体
装置において、前記ゲート・アレイ部に隣接配置され、
パッドから前記ゲート・アレイ部への信号の入力機能、
あるいは前記ゲート・アレイ部から前記パッドへの出力
機能を選択的に設定可能で、且つ該機能を複数の仕様か
ら選択的に設定可能な複数の入出力セルと、前記マイク
ロ・コンピュータ部と前記ゲート・アレイ部とを接続す
る内部データ配線と、前記マイクロ・コンピュータ部と
前記ゲート・アレイ部とを接続し、制御信号を伝送する
第１の配線と、前記ゲート・アレイ部と前記入出力セル
とを接続し、信号を伝送する第２の配線とを有し、前記
入出力セルの数は前記内部データ配線のビット幅数より
も多くし、ゲート・アレイ部に構成された所望の論理回
路が、内部データ配線のビット幅数を超え余った入出力
セルに接続され、外付けの回路を低減したことを特徴と
するものである。
【０００７】
【作用】本発明の上記の構成によれば、各々の応用に必
要な回路はＧＡ部（ゲート・アレイ部）を使って作り、
その回路接続や、その回路と接続する入出力セルの接続
を書き込んだアルミ配線マスクを使ってＩＣを作成する
ことにより、ＣＰＵをコアとして、各応用に最適な周辺
回路の機能を持った半導体装置を提供できる。
要な回路はＧＡ部（ゲート・アレイ部）を使って作り、
その回路接続や、その回路と接続する入出力セルの接続
を書き込んだアルミ配線マスクを使ってＩＣを作成する
ことにより、ＣＰＵをコアとして、各応用に最適な周辺
回路の機能を持った半導体装置を提供できる。
【０００８】
【実施例】図１は本発明の実施例におけるチップのレイ
アウト図である。図中１はシリコン基板、２はＲＡＭ、
３はＲＯＭ、４はＣＰＵ部、５は入出力ポートで８ビッ
ト並列入出力ポートであるが、外部にＲＡＭ，ＲＯＭを
拡張する際にはそれらを繋ぐバス端子となる。６はこれ
らを接続する内部データ・バスである。７はＧＡ部を示
す。７以外の部分はマイクロ・コンピュータ部である。
ＧＡ部の中の８が入出力セルで各々パッド８´を持つ。
内部を横方向に並んでいる９がベーシック・セルであ
る。そして、これらの間の領域が配線領域になる。
アウト図である。図中１はシリコン基板、２はＲＡＭ、
３はＲＯＭ、４はＣＰＵ部、５は入出力ポートで８ビッ
ト並列入出力ポートであるが、外部にＲＡＭ，ＲＯＭを
拡張する際にはそれらを繋ぐバス端子となる。６はこれ
らを接続する内部データ・バスである。７はＧＡ部を示
す。７以外の部分はマイクロ・コンピュータ部である。
ＧＡ部の中の８が入出力セルで各々パッド８´を持つ。
内部を横方向に並んでいる９がベーシック・セルであ
る。そして、これらの間の領域が配線領域になる。
【０００９】本実施例に於けるＧＡ部を更に詳しく述べ
る。
る。
【００１０】図２（ａ）はベーシック・セルの構造図で
ある。図２（ｂ）はその等価回路を示す。本実施例はＣ
ＭＯＳ構造である。１６はＮウェル（上側）とＰウェル
（下側）の境を表わす。１７はポリシリコン、１８はポ
リシリコンとアルミのコンタクト、１９はＰチャネル拡
散領域、２０はＰチャネル拡散領域とアルミとのコンタ
クト、２１，２２はＮチャネル拡散領域及びそれとアル
ミのコンタクト、２３は高電圧側の電源アルミ、２４は
低電圧側の電源アルミを示す。等価回路図中の１８′，
２２′，２３′，２４′は構造図中の１８，２０，２
２，２３，２４に対応する。２５は３ケのＰチャネルＭ
ＯＳ型トランジスタ、２６は３ケのＮチャネルＭＯＳ型
トランジスタである。１つあるいは複数のベーシック・
セルのＭＯＳ型トランジスタをアルミで接続し、セルと
呼ばれる特定の論理機能を持った最小単価をつくる。セ
ルの例として３入力ＮＡＮＤの構造図と等価回路図を各
々図３（ａ）と（ｂ）に示す。図中２７の黒い太い線は
セルを作るためのアルミ配線を示す。セルにはインバー
タ、バッファ、ＮＡＮＤ、ＮＯＲ、シュミット・トリガ
を含むインターフェース用セルラッチ、フリップ・フロ
ップ等があり、ライブラリとして登録されており、設計
に際してはこのライブラリから必要な機能を持つセルを
指定し、セル間の接続を行なう。トランジスタの接続、
セル間の接続はアルミ配線で形成される。
ある。図２（ｂ）はその等価回路を示す。本実施例はＣ
ＭＯＳ構造である。１６はＮウェル（上側）とＰウェル
（下側）の境を表わす。１７はポリシリコン、１８はポ
リシリコンとアルミのコンタクト、１９はＰチャネル拡
散領域、２０はＰチャネル拡散領域とアルミとのコンタ
クト、２１，２２はＮチャネル拡散領域及びそれとアル
ミのコンタクト、２３は高電圧側の電源アルミ、２４は
低電圧側の電源アルミを示す。等価回路図中の１８′，
２２′，２３′，２４′は構造図中の１８，２０，２
２，２３，２４に対応する。２５は３ケのＰチャネルＭ
ＯＳ型トランジスタ、２６は３ケのＮチャネルＭＯＳ型
トランジスタである。１つあるいは複数のベーシック・
セルのＭＯＳ型トランジスタをアルミで接続し、セルと
呼ばれる特定の論理機能を持った最小単価をつくる。セ
ルの例として３入力ＮＡＮＤの構造図と等価回路図を各
々図３（ａ）と（ｂ）に示す。図中２７の黒い太い線は
セルを作るためのアルミ配線を示す。セルにはインバー
タ、バッファ、ＮＡＮＤ、ＮＯＲ、シュミット・トリガ
を含むインターフェース用セルラッチ、フリップ・フロ
ップ等があり、ライブラリとして登録されており、設計
に際してはこのライブラリから必要な機能を持つセルを
指定し、セル間の接続を行なう。トランジスタの接続、
セル間の接続はアルミ配線で形成される。
【００１１】入出力セルはＧＡ部とチップの外との信号
の入出力を行なう部分で、図４にその等価回路図を示
す。図中、２８はパッドで金線等をボンディングするこ
とによりチップ外部と接続する。２９はＰチャネルのＭ
ＯＳ型トランジスタ、３０はＮチャネルのＭＯＳ型トラ
ンジスタである。３１はプルアップ抵抗用のＰチャネル
ＭＯＳ型トランジスタで５０ＫΩ程度のオン抵抗を持つ
ものである。３２はプルアップ抵抗の使用・不使用を決
めるスイッチである。３３は入力保護抵抗である。３４
〜３６はＧＡ部との接続端子である。マスク・パターン
を変更することによる３４〜３６の接続端子の処理と３
２のスイッチの開閉により次のような仕様から選択的に
入出力の仕様を選ぶことができる。また、図４の構成及
び、下記仕様の設定や後述する本発明の応用例である図
６（入出力セルを出力のみに使用した例）からも分かる
ように、本発明の入出力セルは、入力と出力自体も選択
的に設定可能である。
の入出力を行なう部分で、図４にその等価回路図を示
す。図中、２８はパッドで金線等をボンディングするこ
とによりチップ外部と接続する。２９はＰチャネルのＭ
ＯＳ型トランジスタ、３０はＮチャネルのＭＯＳ型トラ
ンジスタである。３１はプルアップ抵抗用のＰチャネル
ＭＯＳ型トランジスタで５０ＫΩ程度のオン抵抗を持つ
ものである。３２はプルアップ抵抗の使用・不使用を決
めるスイッチである。３３は入力保護抵抗である。３４
〜３６はＧＡ部との接続端子である。マスク・パターン
を変更することによる３４〜３６の接続端子の処理と３
２のスイッチの開閉により次のような仕様から選択的に
入出力の仕様を選ぶことができる。また、図４の構成及
び、下記仕様の設定や後述する本発明の応用例である図
６（入出力セルを出力のみに使用した例）からも分かる
ように、本発明の入出力セルは、入力と出力自体も選択
的に設定可能である。
【００１２】入力の仕様：プルアップの有無 ３５に接続するインターフェース用セルの選択によりＴ
ＴＬレベル入力、 ＣＭＯＳレベル入力、シュミット・トリガ入力が選べ
る。 つまり、例えばＴＴＬレベル入力を選択する場合では、
マスク・パターンを用いて、ＴＴＬレベル入力用のイン
ターフェイス用セルの入力端子を接続端子３５に接続
し、同じくマスクパターンを用いて、トランジスタ２９
及び３０のソース端子を電源間に接続し、かつ接続端子
３４，３６をそれぞれ、トランジスタ２９，３０のソー
ス端子に接続し、パッド２８に入力を印加するよう構成
することにより選択できる。このとき、スイッチ３２を
閉じれば、プルアップ付き入力になる。ＣＭＯＳレベル
入力を選択する場合は、ＴＴＬレベル入力用のインター
フェイス用セルの替わりに、ＣＭＯＳレベル入力用のイ
ンターフェイス用セルを接続端子３５をマスク・パター
ンを用いて接続することにより選択できる。
ＴＬレベル入力、 ＣＭＯＳレベル入力、シュミット・トリガ入力が選べ
る。 つまり、例えばＴＴＬレベル入力を選択する場合では、
マスク・パターンを用いて、ＴＴＬレベル入力用のイン
ターフェイス用セルの入力端子を接続端子３５に接続
し、同じくマスクパターンを用いて、トランジスタ２９
及び３０のソース端子を電源間に接続し、かつ接続端子
３４，３６をそれぞれ、トランジスタ２９，３０のソー
ス端子に接続し、パッド２８に入力を印加するよう構成
することにより選択できる。このとき、スイッチ３２を
閉じれば、プルアップ付き入力になる。ＣＭＯＳレベル
入力を選択する場合は、ＴＴＬレベル入力用のインター
フェイス用セルの替わりに、ＣＭＯＳレベル入力用のイ
ンターフェイス用セルを接続端子３５をマスク・パター
ンを用いて接続することにより選択できる。
【００１３】出力の仕様：コンプリメンタリ、Ｐチャネ
ル・オープン・ドレイン、 Ｎチャネル・オープン・ドレイン、３ステート出力が選
択できる。 つまり、例えばコンプリメンタリを選択する場合では、
マスク・パターンを用いて、ＧＡ部の出力端子を接続端
子３４，３６に接続し、同じくマスク・パターンを用い
て、トランジスタ２９及び３０のソース端子を電源間に
接続し、スイッチ３２と端子３５をオープンにし、パッ
ド２８から出力を出すよう構成することにより選択でき
る。Ｐチャネル・オープン・ドレインを選択する場合で
は、同じくマスク・パターンを用いて、ＧＡ部の出力端
子を接続端子３４に接続し、トランジスタ２９及び３０
のソース端子を電源間に接続し、かつ接続端子３６をト
ランジスタ３０のソース端子に接続することにより選択
できる。
ル・オープン・ドレイン、 Ｎチャネル・オープン・ドレイン、３ステート出力が選
択できる。 つまり、例えばコンプリメンタリを選択する場合では、
マスク・パターンを用いて、ＧＡ部の出力端子を接続端
子３４，３６に接続し、同じくマスク・パターンを用い
て、トランジスタ２９及び３０のソース端子を電源間に
接続し、スイッチ３２と端子３５をオープンにし、パッ
ド２８から出力を出すよう構成することにより選択でき
る。Ｐチャネル・オープン・ドレインを選択する場合で
は、同じくマスク・パターンを用いて、ＧＡ部の出力端
子を接続端子３４に接続し、トランジスタ２９及び３０
のソース端子を電源間に接続し、かつ接続端子３６をト
ランジスタ３０のソース端子に接続することにより選択
できる。
【００１４】次にＣＰＵ部とＧＡ部の接続について説明
する。
する。
【００１５】図１に示すようにＣＰＵ部からＧＡ部には
内部タイミング信号（バーＳ１，バーＳ２，バーＳ３，
バーＳ４，Ｓ２Ｘ，Ｓ３Ｘ）１０、リセット信号（バー
ＲＳＴ）１１、命令により発生する命令デコーデの出力
信号（ＭＯＶＧＡ，ＭＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧ
Ｙ，ＩＲＯ，ＩＲ１）１２が、逆にＧＡ部からＣＰＵ部
へは割り込み信号（バーＩＮＴＲＰＴ）１３が接続でき
るよう接続端子がＧＡ部の周辺に配置されている。又、
外部タイミング信号１５と入出力ポート回路５の出力
（ＤＢ０，ＤＢ１……ＤＢ７）１４と内部バス（Ｕ０Ｖ
〜Ｕ７Ｖ）６の接続端子も同様に配置されている。ＧＡ
部中の回路はこれら多くの信号とアルミ配線で容易に接
続できるが、これらはＧＡ部を同じシリコン基板上に持
っていることによっている。
内部タイミング信号（バーＳ１，バーＳ２，バーＳ３，
バーＳ４，Ｓ２Ｘ，Ｓ３Ｘ）１０、リセット信号（バー
ＲＳＴ）１１、命令により発生する命令デコーデの出力
信号（ＭＯＶＧＡ，ＭＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧ
Ｙ，ＩＲＯ，ＩＲ１）１２が、逆にＧＡ部からＣＰＵ部
へは割り込み信号（バーＩＮＴＲＰＴ）１３が接続でき
るよう接続端子がＧＡ部の周辺に配置されている。又、
外部タイミング信号１５と入出力ポート回路５の出力
（ＤＢ０，ＤＢ１……ＤＢ７）１４と内部バス（Ｕ０Ｖ
〜Ｕ７Ｖ）６の接続端子も同様に配置されている。ＧＡ
部中の回路はこれら多くの信号とアルミ配線で容易に接
続できるが、これらはＧＡ部を同じシリコン基板上に持
っていることによっている。
【００１６】このようにアルミ・マスク１枚を変更する
ことにより、多様な入出力端子を持ち、ＣＰＵの各種の
信号で制御された任意の周辺回路を持つワンチップ・マ
イクロ・コンピュータを作ることが可能になる。
ことにより、多様な入出力端子を持ち、ＣＰＵの各種の
信号で制御された任意の周辺回路を持つワンチップ・マ
イクロ・コンピュータを作ることが可能になる。
【００１７】更にＧＡ部とＣＰＵ部は上述した多くの信
号により緊密に結合される。例えば１つの命令ＭＯＶＧ
ＡでＣＰＵ部内のレジスタのデータをＧＡ部に渡すこと
ができる。図５（ａ），（ｂ）にこのタイミング図とＧ
Ａ部の回路図を示した。図中３７はクロック波形、３８
は内部タイミング信号バーＳ４の波形、３９は命令ＭＯ
ＶＧＡによって出力される信号（ＭＯＶＧＡ）の波形、
４１は内部バスの波形である。ＭＯＶＧＡ命令実行中バ
ーＳ４に同期してレジスタの内容が内部バスに乗るので
３８と３９からストローグ信号４０を作りフリップ・フ
ロップ（（ｂ）の４３）に読み込む、４２はフリツプ・
フロツプ４３の出力波形を示す。ＭＯＶＧＡと同様にＭ
ＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧＹも各々命令ＭＯＶＧ
Ａ，ＳＥＬＧＸ，ＳＥＬＧＹを実行した時に出力される
信号である。これらの命令は命令の実行時間が入出力ポ
ートに対する入出力命令の実行時間よリ速くできる。こ
れはＧＡ部が内部バスに直接接続できること、更にＩＣ
の内部で信号が伝搬するため遅延が少ないことによって
いる。
号により緊密に結合される。例えば１つの命令ＭＯＶＧ
ＡでＣＰＵ部内のレジスタのデータをＧＡ部に渡すこと
ができる。図５（ａ），（ｂ）にこのタイミング図とＧ
Ａ部の回路図を示した。図中３７はクロック波形、３８
は内部タイミング信号バーＳ４の波形、３９は命令ＭＯ
ＶＧＡによって出力される信号（ＭＯＶＧＡ）の波形、
４１は内部バスの波形である。ＭＯＶＧＡ命令実行中バ
ーＳ４に同期してレジスタの内容が内部バスに乗るので
３８と３９からストローグ信号４０を作りフリップ・フ
ロップ（（ｂ）の４３）に読み込む、４２はフリツプ・
フロツプ４３の出力波形を示す。ＭＯＶＧＡと同様にＭ
ＯＶＡＧ，ＳＥＬＧＸ，ＳＥＬＧＹも各々命令ＭＯＶＧ
Ａ，ＳＥＬＧＸ，ＳＥＬＧＹを実行した時に出力される
信号である。これらの命令は命令の実行時間が入出力ポ
ートに対する入出力命令の実行時間よリ速くできる。こ
れはＧＡ部が内部バスに直接接続できること、更にＩＣ
の内部で信号が伝搬するため遅延が少ないことによって
いる。
【００１８】図６に従来技術の一例であるインテル社の
ＭＣＳ−４８を用い外部にＲＯＭ，ＲＡＭ，入出力ポー
ト拡張した応用例の回路図を示した。図中４４はワンチ
ップ・マイクロ・コンピュータ、４９はバス線で外部に
拡張されたＲＯＭ４６と入出力付のＲＡＭ４７を接続し
ている。バス４９はアドレスの送出とデータの転送を時
分割で行う。ＡＬＥ５０はバス４９上のアドレスをラッ
チするタイミングを示す信号である。ＲＡＭ４７は内部
にアドレス・ラッチを持っているがＲＯＭ４６はアドレ
ス・ラッチを持たないため外部にラッチ４５が必要とな
る。４８は入出力ポート回路である。この回路は応用に
よって様々な回路が考えられるが、一般に、ＩＣ等の部
品を多く必要とする部分である。このように従来は多く
の外付部品を必要としその結果部品コストが上昇し、更
にプリント基板上の広い面積を占有して装置の小型化を
阻んでいる。
ＭＣＳ−４８を用い外部にＲＯＭ，ＲＡＭ，入出力ポー
ト拡張した応用例の回路図を示した。図中４４はワンチ
ップ・マイクロ・コンピュータ、４９はバス線で外部に
拡張されたＲＯＭ４６と入出力付のＲＡＭ４７を接続し
ている。バス４９はアドレスの送出とデータの転送を時
分割で行う。ＡＬＥ５０はバス４９上のアドレスをラッ
チするタイミングを示す信号である。ＲＡＭ４７は内部
にアドレス・ラッチを持っているがＲＯＭ４６はアドレ
ス・ラッチを持たないため外部にラッチ４５が必要とな
る。４８は入出力ポート回路である。この回路は応用に
よって様々な回路が考えられるが、一般に、ＩＣ等の部
品を多く必要とする部分である。このように従来は多く
の外付部品を必要としその結果部品コストが上昇し、更
にプリント基板上の広い面積を占有して装置の小型化を
阻んでいる。
【００１９】これに対し、図１に示した本発明の実施例
のワンチップ・マイクロ・コンピュータを利用すれば上
記の欠点を改善できる。図７にその応用例である回路図
を示す。図中、５４は図１の実施例に示したワンチップ
・マイクロ・コンピュータである。図から明らかなよう
に、図７のＧＡ０〜ＧＡ１６と図１の入出力セル８が対
応する。図７のＰ１０〜Ｐ１７は図１の入出力ポート回
路５に対応する。また、図７から明らかなように、ＧＡ
部の入出力端子ＧＡ０〜ＧＡ１６の端子数は８ビットで
ある内部バス（Ｕ０Ｖ〜Ｕ７Ｖ）のビット幅数より多
い。４６はＲＯＭ、５１がＲＡＭである。４９はＲＯＭ
とＲＡＭを繋ぐデータ・バスである。５２はアドレス線
で、図６におけるラッチ４５をＧＡ部に作り、その出力
を入出力セルによりチップの外に引き出したものであ
る。前述のように入出力ポートＤＢ０〜ＤＢ７はＧＡ部
に接続可能であるため、ＧＡ部中のアドレス・ラッチの
入出力に繋ぐためＩＣの外部で接続する必要がなく、入
出力セルを効率的に使用できる。このようにして図６に
示した応用例では必要だったラッチ用のＩＣが不要とな
った。また、図７から明らかなように、ＧＡ０〜ＧＡ７
がマイクロコンピュータ部から出力されるデータに基づ
きアドレス信号を出力しても、まだＧＡ８〜ＧＡ１６は
余っている。５３は入出力ポート回路であり、この入出
力ポート回路は、外部から図示していない入出力端子を
介して入力された信号をワンチップ・マイクロ・コンピ
ュータ５４へ出力する、もしくは、ワンチップ・マイク
ロ・コンピュータ５４から出力された信号を図示してい
ない入出力端子から外部へ出力をするが、ＧＡ部に回路
の一部を作ることにより、外付けする部品数を低減した
り、あるいは全く無くすことも可能である。また、ＣＰ
Ｕ部はＧＡ部を専用の命令により高速に制御できるた
め、高速の入出力処理も可能である。
のワンチップ・マイクロ・コンピュータを利用すれば上
記の欠点を改善できる。図７にその応用例である回路図
を示す。図中、５４は図１の実施例に示したワンチップ
・マイクロ・コンピュータである。図から明らかなよう
に、図７のＧＡ０〜ＧＡ１６と図１の入出力セル８が対
応する。図７のＰ１０〜Ｐ１７は図１の入出力ポート回
路５に対応する。また、図７から明らかなように、ＧＡ
部の入出力端子ＧＡ０〜ＧＡ１６の端子数は８ビットで
ある内部バス（Ｕ０Ｖ〜Ｕ７Ｖ）のビット幅数より多
い。４６はＲＯＭ、５１がＲＡＭである。４９はＲＯＭ
とＲＡＭを繋ぐデータ・バスである。５２はアドレス線
で、図６におけるラッチ４５をＧＡ部に作り、その出力
を入出力セルによりチップの外に引き出したものであ
る。前述のように入出力ポートＤＢ０〜ＤＢ７はＧＡ部
に接続可能であるため、ＧＡ部中のアドレス・ラッチの
入出力に繋ぐためＩＣの外部で接続する必要がなく、入
出力セルを効率的に使用できる。このようにして図６に
示した応用例では必要だったラッチ用のＩＣが不要とな
った。また、図７から明らかなように、ＧＡ０〜ＧＡ７
がマイクロコンピュータ部から出力されるデータに基づ
きアドレス信号を出力しても、まだＧＡ８〜ＧＡ１６は
余っている。５３は入出力ポート回路であり、この入出
力ポート回路は、外部から図示していない入出力端子を
介して入力された信号をワンチップ・マイクロ・コンピ
ュータ５４へ出力する、もしくは、ワンチップ・マイク
ロ・コンピュータ５４から出力された信号を図示してい
ない入出力端子から外部へ出力をするが、ＧＡ部に回路
の一部を作ることにより、外付けする部品数を低減した
り、あるいは全く無くすことも可能である。また、ＣＰ
Ｕ部はＧＡ部を専用の命令により高速に制御できるた
め、高速の入出力処理も可能である。
【００２０】
【発明の効果】以上述べたように本発明によれば、所望
の論理回路を選択的に構成可能なゲート・アレイ部と、
ゲート・アレイ部に隣接配置され、パッドから前記ゲー
ト・アレイ部への信号の入力機能、あるいは前記ゲート
・アレイ部から前記パッドへの信号の出力機能を選択的
に設定可能で、且つ該機能を複数の仕様から選択的に設
定可能な複数の入出力セルとを、マイクロ・コンピュー
タ部と単一のチップに集積したので、各応用に必要な回
路を組み込み且つ所望の入出力機能を組み込んだワンチ
ップ・マイクロ・コンピュータを半導体装置の若干の枚
数のマスクの変更により作成できる。これによりＩＣ部
品数を削除でき、低コスト化、小型化を可能にする。ま
た、従来、外付け部品としていた周辺回路を、ゲート・
アレイ部と入出力セルにより内蔵化したので、マイクロ
・コンピュータ部とゲート・アレイ部とを接続する第１
の配線と、互いに隣接配置されるゲート・アレイ部と入
出力セルとを接続する第２の配線とを半導体内部の配線
とできるため、高速の入出力制御ができるという効果も
有する。さらに、ゲート・アレイ部に隣接配置され、パ
ッドから前記ゲート・アレイ部への信号の入力機能、あ
るいは前記ゲート・アレイ部から前記パッドへの信号の
出力機能を選択的に設定可能で、且つ該機能を複数の仕
様から選択的に設定可能入出力セルを有したことによ
り、マイクロ・コンピュータ部からゲート・アレイ部に
より構成した周辺回路を介する入出力は、選択的な設定
ができる入出力セルにより、さらに多用な回路仕様の要
求に応えることができる。また、入出力セルの数は、内
部データ配線のビット幅数よりも多いために、入出力セ
ルを介して外部の装置と内部データ配線とでデータのや
りとりをしても、入出力端子はまだ余っているので、さ
らに他の信号を本半導体装置と入力するまたは他の信号
から本半導体装置へ出力することができるという効果を
有する。すなわち、本発明によれば、種々の機器・製品
に対応することが要求されるマイクロ・コンピュータに
対して、その周辺回路や入出力回路を選択的に設定可能
とすることにより、マイクロ・コンピュータの使用でき
る領域を大幅に拡大する構成を提供することができる。
の論理回路を選択的に構成可能なゲート・アレイ部と、
ゲート・アレイ部に隣接配置され、パッドから前記ゲー
ト・アレイ部への信号の入力機能、あるいは前記ゲート
・アレイ部から前記パッドへの信号の出力機能を選択的
に設定可能で、且つ該機能を複数の仕様から選択的に設
定可能な複数の入出力セルとを、マイクロ・コンピュー
タ部と単一のチップに集積したので、各応用に必要な回
路を組み込み且つ所望の入出力機能を組み込んだワンチ
ップ・マイクロ・コンピュータを半導体装置の若干の枚
数のマスクの変更により作成できる。これによりＩＣ部
品数を削除でき、低コスト化、小型化を可能にする。ま
た、従来、外付け部品としていた周辺回路を、ゲート・
アレイ部と入出力セルにより内蔵化したので、マイクロ
・コンピュータ部とゲート・アレイ部とを接続する第１
の配線と、互いに隣接配置されるゲート・アレイ部と入
出力セルとを接続する第２の配線とを半導体内部の配線
とできるため、高速の入出力制御ができるという効果も
有する。さらに、ゲート・アレイ部に隣接配置され、パ
ッドから前記ゲート・アレイ部への信号の入力機能、あ
るいは前記ゲート・アレイ部から前記パッドへの信号の
出力機能を選択的に設定可能で、且つ該機能を複数の仕
様から選択的に設定可能入出力セルを有したことによ
り、マイクロ・コンピュータ部からゲート・アレイ部に
より構成した周辺回路を介する入出力は、選択的な設定
ができる入出力セルにより、さらに多用な回路仕様の要
求に応えることができる。また、入出力セルの数は、内
部データ配線のビット幅数よりも多いために、入出力セ
ルを介して外部の装置と内部データ配線とでデータのや
りとりをしても、入出力端子はまだ余っているので、さ
らに他の信号を本半導体装置と入力するまたは他の信号
から本半導体装置へ出力することができるという効果を
有する。すなわち、本発明によれば、種々の機器・製品
に対応することが要求されるマイクロ・コンピュータに
対して、その周辺回路や入出力回路を選択的に設定可能
とすることにより、マイクロ・コンピュータの使用でき
る領域を大幅に拡大する構成を提供することができる。
【図１】 本発明のワンチップ・マイクロ・コンピュー
タの一実施例を示すＩＣチップのレイアウト図。
タの一実施例を示すＩＣチップのレイアウト図。
【図２】 （ａ）（ｂ）は本発明のワンチップ・マイク
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
【図３】 （ａ）（ｂ）は本発明のワンチップ・マイク
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
ロ・コンピュータを構成するゲート・アレイ部に使われ
るベーシック・セルの一実施例を示す構造図と等価回路
図。
【図４】 本発明のワンチップ・マイクロ・コンピュー
タを構成するゲート・アレイ部に使われる入出力セルの
一実施例を示す等価回路図。
タを構成するゲート・アレイ部に使われる入出力セルの
一実施例を示す等価回路図。
【図５】 図１に示した実施例の応用例を示すタイミン
グ図（ａ）と回路図（ｂ）。
グ図（ａ）と回路図（ｂ）。
【図６】 従来のワンチップ・マイクロ・コンピュータ
の応用例を示す回路図。
の応用例を示す回路図。
【図７】 図１に示した実施例を図６と同じ応用例に適
応した回路図。
応した回路図。
１‥‥シリコン基板 ２‥‥ＲＡＭ ３‥‥ＲＯＭ ４‥‥ＣＰＵ部 ５‥‥入出力ポート回路 ６‥‥内部バス ７‥‥ゲート・アレイ部 ８‥‥入出力セル ９‥‥ベーシック・セル ４４‥‥ワンチップ・マイクロ・コンピュータ ４５‥‥アドレス・ラッチ ４６‥‥ＲＯＭ ４７‥‥入出力付ＲＡＭ ４８‥‥入出力回路 ５１‥‥ＲＡＭ ５３‥‥入出力回路 ５４‥‥ワンチップ・マイクロ・コンピュータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮山 芳幸 長野県諏訪市大和３丁目３番５号株式会 社諏訪精工舎内 (56)参考文献 特開 昭57−134759（ＪＰ，Ａ) 特開 昭57−100758（ＪＰ，Ａ) 特開 昭58−87644（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 マイクロ・コンピュータ部と、所望の論
理を選択的に構成可能なゲート・アレイ部とを単一のチ
ップに集積した半導体装置において、 前記ゲート・アレイ部に隣接配置され、パッドから前記
ゲート・アレイ部への信号の入力機能、あるいは前記ゲ
ート・アレイ部から前記パッドへの出力機能を選択的に
設定可能で、且つ該機能を複数の仕様から選択的に設定
可能な複数の入出力セルと、 前記マイクロ・コンピュータ部と前記ゲート・アレイ部
とを接続する内部データ配線と、 前記マイクロ・コンピュータ部と前記ゲート・アレイ部
とを接続し、制御信号を伝送する第１の配線と、 前記ゲート・アレイ部と前記入出力セルとを接続し、信
号を伝送する第２の配線とを有し、 前記入出力セルの数は前記内部データ配線のビット幅数
よりも多くし、ゲート・アレイ部に構成された所望の論
理回路が、内部データ配線のビット幅数を超え余った入
出力セルに接続され、外付けの回路を低減したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091387A JP2562406B2 (ja) | 1993-04-19 | 1993-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091387A JP2562406B2 (ja) | 1993-04-19 | 1993-04-19 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59167049A Division JPS6145353A (ja) | 1984-08-09 | 1984-08-09 | ワンチツプ・マイクロ・コンピユ−タ |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172694A Division JPH07168803A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置 |
| JP6172692A Division JPH07168802A (ja) | 1994-07-25 | 1994-07-25 | 半導体装置 |
| JP8043604A Division JPH08272766A (ja) | 1996-02-29 | 1996-02-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668278A JPH0668278A (ja) | 1994-03-11 |
| JP2562406B2 true JP2562406B2 (ja) | 1996-12-11 |
Family
ID=14024971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091387A Expired - Lifetime JP2562406B2 (ja) | 1993-04-19 | 1993-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562406B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
| JPS57134759A (en) * | 1981-02-14 | 1982-08-20 | Pioneer Electronic Corp | Microcomputer system |
| EP0079127A1 (en) * | 1981-11-06 | 1983-05-18 | Texas Instruments Incorporated | Programmable system component |
| JPS6145353A (ja) * | 1984-08-09 | 1986-03-05 | Seiko Epson Corp | ワンチツプ・マイクロ・コンピユ−タ |
-
1993
- 1993-04-19 JP JP5091387A patent/JP2562406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668278A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |