JPS6145352A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6145352A JPS6145352A JP59166381A JP16638184A JPS6145352A JP S6145352 A JPS6145352 A JP S6145352A JP 59166381 A JP59166381 A JP 59166381A JP 16638184 A JP16638184 A JP 16638184A JP S6145352 A JPS6145352 A JP S6145352A
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- JP
- Japan
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- circuit
- power supply
- capacitor
- supply voltage
- supplied
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、情報処理のためのプログラムが格納されるＲＯＭ
（リード・オンリー・メモリ）がＥＰＲＯＭにより構成
された１チツプのマイクロコンピュータに利用して有効
な技術に関するものである。
ば、情報処理のためのプログラムが格納されるＲＯＭ
（リード・オンリー・メモリ）がＥＰＲＯＭにより構成
された１チツプのマイクロコンピュータに利用して有効
な技術に関するものである。
１チツプのマイクロコンピュータにあっては、内蔵のＲ
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである０本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＰＲＯＭ（エレクト、
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＰＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チツプのマイクロコンピュータを逸早く提供でき
るとともにｆｆｌ産性の向上を図ることができるものと
なる。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭ
を用いると、そのプログラム書き込みのための各種マス
クの製造、及びその製造に時間を費やしてしまうからで
ある。
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである０本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＰＲＯＭ（エレクト、
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＰＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チツプのマイクロコンピュータを逸早く提供でき
るとともにｆｆｌ産性の向上を図ることができるものと
なる。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭ
を用いると、そのプログラム書き込みのための各種マス
クの製造、及びその製造に時間を費やしてしまうからで
ある。
上記ＥＰＲＯＭは、その動作下限電圧が約３．５Ｖと比
較的高い電圧であるのに対して、マイクロプロセッサ等
の他の回路の動作下限電圧は約２ｖ程度と比較的低い電
圧である。したがって、マイクロプロセッサが情報処理
動作を停止している間に、電源電圧を低くしてその電流
消費を低減させる機能を付加しようする場合、上記動作
下限電圧が高いＥＰＲＯＭによって、電源電圧を十分低
くできない、また、外部端子から供給される電源電圧を
切り換えるのは、電源装置が複雑になってしまうという
問題が生じる。
較的高い電圧であるのに対して、マイクロプロセッサ等
の他の回路の動作下限電圧は約２ｖ程度と比較的低い電
圧である。したがって、マイクロプロセッサが情報処理
動作を停止している間に、電源電圧を低くしてその電流
消費を低減させる機能を付加しようする場合、上記動作
下限電圧が高いＥＰＲＯＭによって、電源電圧を十分低
くできない、また、外部端子から供給される電源電圧を
切り換えるのは、電源装置が複雑になってしまうという
問題が生じる。
なお、ＨＦＲＯＭに関しては、例えば特開昭５４−１５
２９３３号公報があり、ｌチップのマイクロコンビエー
タに関しては、例えば■日立製作所昭和５８年９月発行
「日立マイクロコンピュータ デ、−タブツク ８ビツ
トシングルチツプＪがある・ 〔発明の目的〕 この発明の目的は、内部回路の動作電源電圧を可変とす
る可変電源回路を内蔵した半導体集積回路装置を提供す
ることにある。
２９３３号公報があり、ｌチップのマイクロコンビエー
タに関しては、例えば■日立製作所昭和５８年９月発行
「日立マイクロコンピュータ デ、−タブツク ８ビツ
トシングルチツプＪがある・ 〔発明の目的〕 この発明の目的は、内部回路の動作電源電圧を可変とす
る可変電源回路を内蔵した半導体集積回路装置を提供す
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明ＩＩＩＩＩＦの記述および添付図面から明らかに
なるであろう。
この明ＩＩＩＩＩＦの記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわぢ、り・「ミング信号により相捕的に動作させら
れる第１のスイッチＭＯＳ Ｆ ＥＴを介して外部端子
から供給された電源電圧にチャージアップされたキャパ
シタＣ１のチャージを第２のスイッチＭＯＳ Ｆ ＥＴ
を介して演算増幅回路の非反転入力に供給し、この演算
増幅回路の非反転入力と出力との間に設けられたキャパ
シタＣ２に選択的に並列形態に結合させるキャパシタＣ
３を設けて、その合成容ｆｆｌ値を変化させることによ
り内部論理回路に供給する電源電圧を切り換えるように
するものである。
れる第１のスイッチＭＯＳ Ｆ ＥＴを介して外部端子
から供給された電源電圧にチャージアップされたキャパ
シタＣ１のチャージを第２のスイッチＭＯＳ Ｆ ＥＴ
を介して演算増幅回路の非反転入力に供給し、この演算
増幅回路の非反転入力と出力との間に設けられたキャパ
シタＣ２に選択的に並列形態に結合させるキャパシタＣ
３を設けて、その合成容ｆｆｌ値を変化させることによ
り内部論理回路に供給する電源電圧を切り換えるように
するものである。
第１図には、この発明が通用された１チツプマイクロコ
ンピユータの一実施例のブロック図が示されている。
ンピユータの一実施例のブロック図が示されている。
同図において、破線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チツプマイクロコンピユータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのにうな１
個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
１チツプマイクロコンピユータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのにうな１
個の半導体基板上において形成される。
記号ＣＰ ｔＪで示されているのは、マイクロプロセッ
サであり、その主要構成ブロックが代表として例示的に
示されている。
サであり、その主要構成ブロックが代表として例示的に
示されている。
Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＩ、ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
このようなマイクロプロセッサＣＰＵの構成は、例えば
、−オーム社から昭和５３年４月１０に発行すしたｒマ
イクロコンピュータの基礎１矢田光治著によって公知で
あるので、その詳細な説明を省略する。
、−オーム社から昭和５３年４月１０に発行すしたｒマ
イクロコンピュータの基礎１矢田光治著によって公知で
あるので、その詳細な説明を省略する。
記号Ｉ１０で示されているのは、入出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数ｆａ号は、タイマーの基準時間パルスとしても用
いられる。
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数ｆａ号は、タイマーの基準時間パルスとしても用
いられる。
このタイマーは、カウンタＣ０ＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。
及びコントローラＣ０ＮＴとによって構成される。
記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＥＰＲＯＭで示されているのは、エレクトリカリ・
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
プログラマブル・リード・オンリー・メモリであり、各
種情報処理のためのプログラムが書込まれる。
以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢ ＵＳには、データバスとアドレスバスとが含
まれるものである。なお、上記バスＢＵＳの内、アドレ
スバスＡＤＤは、外部端子に結合されている。
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢ ＵＳには、データバスとアドレスバスとが含
まれるものである。なお、上記バスＢＵＳの内、アドレ
スバスＡＤＤは、外部端子に結合されている。
この実施例のマイクロコンピュータにおいては、その下
限動作電圧が比較的高い上記Ｅ Ｆ ＲＯＭ、を用いる
ことから、上記Ｅ Ｆ ＲＯＭを除くマイクロプロセッ
サＣＰＵ等他の回路に供給する電源電圧Ｖｃｃ”を形成
する可変電源回路ＰＷが設けられる。
限動作電圧が比較的高い上記Ｅ Ｆ ＲＯＭ、を用いる
ことから、上記Ｅ Ｆ ＲＯＭを除くマイクロプロセッ
サＣＰＵ等他の回路に供給する電源電圧Ｖｃｃ”を形成
する可変電源回路ＰＷが設けられる。
この可変電源回路ｐｗは、上記動作下限電圧が比較的低
い各回路ブロックでの電流消費を小さくするため、マイ
クロプロセッサＣＰＵが何もｔｉ４４処理動作を行わな
い停止状態又はスタンバイ状態において、外部端子から
供給される電源電圧の電圧をレベルシフトさせた低電源
電圧を形成してこれらの各回路に供給するものである。
い各回路ブロックでの電流消費を小さくするため、マイ
クロプロセッサＣＰＵが何もｔｉ４４処理動作を行わな
い停止状態又はスタンバイ状態において、外部端子から
供給される電源電圧の電圧をレベルシフトさせた低電源
電圧を形成してこれらの各回路に供給するものである。
なお、情報処理動作にあっては、上記可変電源回路ＰＷ
は、上記各回路ブロックの動作速度を速（するため、外
部端子から供給されたｆｆｉ源電圧Ｖｃｃとほり同じ電
圧を形成して上記各回路ブロックに供給するものである
。
は、上記各回路ブロックの動作速度を速（するため、外
部端子から供給されたｆｆｉ源電圧Ｖｃｃとほり同じ電
圧を形成して上記各回路ブロックに供給するものである
。
第２図には、上記可変電源回路ｐｗの−・実施例の回路
図が示されている。
図が示されている。
この実施例においで、同図の各回路素子は、第１図に示
した他の回路ブロックとともに、公知のＭ ＯＳ集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。
した他の回路ブロックとともに、公知のＭ ＯＳ集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。
外部端子から供給された電源電圧Ｖｃｃは、タイミング
（ｍ号φにより制御される伝送デー）ＭＯＳＦＥＴＱＩ
を介してキャパシタＣ１に供給される。
（ｍ号φにより制御される伝送デー）ＭＯＳＦＥＴＱＩ
を介してキャパシタＣ１に供給される。
このキャパシタＣ１の他端は、回路の接地電位点に結合
される。上記（−ヤパシタＣ１の保持電圧（チャージ）
は、上記タイミング信号φと逆相のタイミング信号φに
より制御される伝送ゲートＭＯＳＦＥＴＱ２を介して演
算増幅回路ＯＰの非反転入力（＋）に供給される。この
演算増幅回路ＯＰの反転入力（−）は、回路の接地電位
点に接続される。上記演算増幅回路ＯＰの非反転入力（
＋）と出力端子との間には、キャパシタＣ２が設けられ
る。このキャパシタＣ２には、伝送デー１− Ｍ Ｏ３
Ｆ Ｅ ’Ｉ’ Ｑ ３を介してキャパシタＣ３が選択
的に並列形態に接続される。上記伝送デー）ＭＯＳＦＥ
ＴＱ３のゲートは、特に制限されないが、マイクロブＣ
１七ツサＣＰＵの動作を制御するためのストップ制御信
号ＳＴＰとスタンバイ側御信号ＳＴＢとを受けるノア（
ＮＯＲ）ゲート回路Ｇの出力に結合される。上記演算増
幅回路ＯＰの出力端子から得られた出力電圧Ｖｃｃ’
は、上記ＥＰＲＯＭを除くマイクロプロセッサＣＰυ等
の各回路ブロックの電源電圧として送出される。特に制
限されないが、上記伝送デー１−Ｍ０３ＦＥＴＱＩ〜Ｑ
３はＰチャンネルＭＯＳ Ｆ ＥＴにより構成される。
される。上記（−ヤパシタＣ１の保持電圧（チャージ）
は、上記タイミング信号φと逆相のタイミング信号φに
より制御される伝送ゲートＭＯＳＦＥＴＱ２を介して演
算増幅回路ＯＰの非反転入力（＋）に供給される。この
演算増幅回路ＯＰの反転入力（−）は、回路の接地電位
点に接続される。上記演算増幅回路ＯＰの非反転入力（
＋）と出力端子との間には、キャパシタＣ２が設けられ
る。このキャパシタＣ２には、伝送デー１− Ｍ Ｏ３
Ｆ Ｅ ’Ｉ’ Ｑ ３を介してキャパシタＣ３が選択
的に並列形態に接続される。上記伝送デー）ＭＯＳＦＥ
ＴＱ３のゲートは、特に制限されないが、マイクロブＣ
１七ツサＣＰＵの動作を制御するためのストップ制御信
号ＳＴＰとスタンバイ側御信号ＳＴＢとを受けるノア（
ＮＯＲ）ゲート回路Ｇの出力に結合される。上記演算増
幅回路ＯＰの出力端子から得られた出力電圧Ｖｃｃ’
は、上記ＥＰＲＯＭを除くマイクロプロセッサＣＰυ等
の各回路ブロックの電源電圧として送出される。特に制
限されないが、上記伝送デー１−Ｍ０３ＦＥＴＱＩ〜Ｑ
３はＰチャンネルＭＯＳ Ｆ ＥＴにより構成される。
特に制限されないが、マイクロプロセッサＣＰυのスト
ップ状態又はスタンバイ１に態での電源電圧Ｖｃｃ″を
Ｖｒ、ｃ／２の電圧にする場合、上記キャパシタＣ１−
Ｃ５の容量値は共に等しく形成される。
ップ状態又はスタンバイ１に態での電源電圧Ｖｃｃ″を
Ｖｒ、ｃ／２の電圧にする場合、上記キャパシタＣ１−
Ｃ５の容量値は共に等しく形成される。
この実施例回路の動作を次に説明する。
通常の動作状態では、上記ストップ制御信号ＳＴＰとス
タンバイ制御信号Ｓ ’ｒ Ｂは、ロウレベル（論理“
Ｏ”）にされるので、ノアゲート回路Ｇの出力は、論理
“１”のハイレベルにされる。これによってＰチャンネ
ル型のスイッチＭＯＳＦＥＴＱ３はオフ状態にされる。
タンバイ制御信号Ｓ ’ｒ Ｂは、ロウレベル（論理“
Ｏ”）にされるので、ノアゲート回路Ｇの出力は、論理
“１”のハイレベルにされる。これによってＰチャンネ
ル型のスイッチＭＯＳＦＥＴＱ３はオフ状態にされる。
したがって、演算増幅回路ｏｐの非反転入力（＋）と出
力端子間にはキャパシタＣ２のみが接続される。
力端子間にはキャパシタＣ２のみが接続される。
タイミング信号φがロウレベルの期間に伝送ゲートＭＯ
ＳＦＥＴＱＩはオン状態にされ、キャパシタＣ１を電源
電圧Ｖｃｃにチャージアップさせる。
ＳＦＥＴＱＩはオン状態にされ、キャパシタＣ１を電源
電圧Ｖｃｃにチャージアップさせる。
次に、タイミング信号φがハイレベルになり、逆相のタ
イミング信号φがロウレベルにされる期間では、伝送ゲ
ートＭ ＯＳ Ｆ Ｅ ＴＱ １はオフ状態に伝送デー
１−Ｍ０３ＦＥＴＱ２はオン状態にそれぞれ切り換えら
れる。これにより、上記キャパシタＣ１にチャージアッ
プされた電荷がキャパシタＣ１とキャパシタＣ２に伝え
られる。上記のようにその容量比が１：１に設定されて
いるので、出力電圧Ｖｃｃ’ は、電源電圧Ｖｃｃとほ
り同じ電圧にされる。
イミング信号φがロウレベルにされる期間では、伝送ゲ
ートＭ ＯＳ Ｆ Ｅ ＴＱ １はオフ状態に伝送デー
１−Ｍ０３ＦＥＴＱ２はオン状態にそれぞれ切り換えら
れる。これにより、上記キャパシタＣ１にチャージアッ
プされた電荷がキャパシタＣ１とキャパシタＣ２に伝え
られる。上記のようにその容量比が１：１に設定されて
いるので、出力電圧Ｖｃｃ’ は、電源電圧Ｖｃｃとほ
り同じ電圧にされる。
次に、ストップ制御信号ＳＴＰ又はスタンバイ制ｆＭ信
’Ｖ Ｓ Ｔ Ｂがロウレベルハ・ｆレベル（ｉＭＩ
ｆｆ“１１）にされるマ・ｆクロプロセッサＣＰＵのス
トップ状態又はスタンバイ状態では、上記ノアゲート回
路Ｇの出力がロウレベルにされる。これにより、スイッ
チＭＯ５ＦＥ”ＴＱ３はオン状態にされる。したがう°
ζ、キャパシタＣ２にキャパシタＣ３が並列形態に接続
されるから、演算ｉＪｔ、幅回路ＯＰの非反転入力（＋
）と出力端子との間に設けられるキャパシタＣ２，Ｃ３
による合成容量値は、キャパシタＣ１の２倍の容量値に
される。
’Ｖ Ｓ Ｔ Ｂがロウレベルハ・ｆレベル（ｉＭＩ
ｆｆ“１１）にされるマ・ｆクロプロセッサＣＰＵのス
トップ状態又はスタンバイ状態では、上記ノアゲート回
路Ｇの出力がロウレベルにされる。これにより、スイッ
チＭＯ５ＦＥ”ＴＱ３はオン状態にされる。したがう°
ζ、キャパシタＣ２にキャパシタＣ３が並列形態に接続
されるから、演算ｉＪｔ、幅回路ＯＰの非反転入力（＋
）と出力端子との間に設けられるキャパシタＣ２，Ｃ３
による合成容量値は、キャパシタＣ１の２倍の容量値に
される。
この状態では、入力側の容ｆｔｃ１と出力αりの容量（
Ｃ２＋Ｃ３）の容量比がｌ：２にされるから、出力電圧
Ｖｃｃ’ はｆｉ［電圧Ｖｃｃのは一゛ｖｃｃ／２にさ
れる。例えば、電源電圧Ｖｃｃが５ｖの場合、上記スト
ップ状態又はスタンバイ状態の時にはマイクロプロセッ
サＣＰＵ等の回路ブロックの電源電圧Ｖｃｃ’はＶｃｃ
／２の約２．５ｖ程度にされる。なお、上記ＥＰＲＯＭ
は、上記電源電圧Ｖｃｃが上記ストップ状態又はスタン
バイ状態に無関係にそのまま供給されるものである。こ
れによって、上記マイクロプロセッサＣＰＵが動作を開
始した時に、直ちにＥ Ｐ ＲＯＭの読み出しが可能に
なるものである。
Ｃ２＋Ｃ３）の容量比がｌ：２にされるから、出力電圧
Ｖｃｃ’ はｆｉ［電圧Ｖｃｃのは一゛ｖｃｃ／２にさ
れる。例えば、電源電圧Ｖｃｃが５ｖの場合、上記スト
ップ状態又はスタンバイ状態の時にはマイクロプロセッ
サＣＰＵ等の回路ブロックの電源電圧Ｖｃｃ’はＶｃｃ
／２の約２．５ｖ程度にされる。なお、上記ＥＰＲＯＭ
は、上記電源電圧Ｖｃｃが上記ストップ状態又はスタン
バイ状態に無関係にそのまま供給されるものである。こ
れによって、上記マイクロプロセッサＣＰＵが動作を開
始した時に、直ちにＥ Ｐ ＲＯＭの読み出しが可能に
なるものである。
（１）演算増幅回路の非反転入力側に設けられたキャパ
シタと、非反転入力と出力側に設けられたキャパシタと
の容量比を選択的に切り換えることによ７て可変電源［
圧を形成して内部回路に供給・する。
シタと、非反転入力と出力側に設けられたキャパシタと
の容量比を選択的に切り換えることによ７て可変電源［
圧を形成して内部回路に供給・する。
これにより、半導体集積回路装置の外部から（ハ給する
電源電圧を一定にしておいて、内部で形成した制御信号
により上記容量比の切り換えを行うことによって、その
動作を行わない回路の電流消費量を低減させることがで
きるという効果が得られる。
電源電圧を一定にしておいて、内部で形成した制御信号
により上記容量比の切り換えを行うことによって、その
動作を行わない回路の電流消費量を低減させることがで
きるという効果が得られる。
（２）上記（１）により、その下限動作電圧に応じて選
択的に内部回路に対して上記可変電源回路によるパワー
ダウンモードを行わせることができるという効果が得ら
れる。
択的に内部回路に対して上記可変電源回路によるパワー
ダウンモードを行わせることができるという効果が得ら
れる。
（３）上記（２）により、ＥＰＲＯＭ内蔵の１チツプマ
イクロコンピユータにおいては、ＥＰＲＯＭを除（他の
回路のみを可変電源回路により形成した電源電圧で動作
させてパワーダウンモードにできるから、再起動の時に
ただちにＥＰＲＯＭの読み出し動作、言い換えるならば
、その書き込まれたプログラムの実行を行うことができ
るという効果が得られる。
イクロコンピユータにおいては、ＥＰＲＯＭを除（他の
回路のみを可変電源回路により形成した電源電圧で動作
させてパワーダウンモードにできるから、再起動の時に
ただちにＥＰＲＯＭの読み出し動作、言い換えるならば
、その書き込まれたプログラムの実行を行うことができ
るという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図の実施
例回路において、入力側に設けられるキャパシタの容量
値を切り換えるものであってもよい、すなわち、上記第
２図の実施例のようにはゾＶｃｃ／２の電圧Ｖｃｃ’を
形成する場合、キャパシタＣ１に選択的に同じ容量値の
容量を直列形態に接続して合成容量値を出力側キャパシ
タＣ２の容量値の１／２にすることができるものである
。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図の実施
例回路において、入力側に設けられるキャパシタの容量
値を切り換えるものであってもよい、すなわち、上記第
２図の実施例のようにはゾＶｃｃ／２の電圧Ｖｃｃ’を
形成する場合、キャパシタＣ１に選択的に同じ容量値の
容量を直列形態に接続して合成容量値を出力側キャパシ
タＣ２の容量値の１／２にすることができるものである
。
また、伝送ゲートＭＯＳＦＥＴは、ＮチャンネルＭＯＳ
ＦＥＴを用いるもの、又はＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴとを組み合わせた相補型回路
を用いるもの等種々の実施例形態を採ることができるも
のである。
ＦＥＴを用いるもの、又はＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴとを組み合わせた相補型回路
を用いるもの等種々の実施例形態を採ることができるも
のである。
以上の説明では主として本願発明をその背景となったＥ
ＰＲＯＭ内蔵の１チツプマイクロコンビエータに適用し
た場合を説明したが、この発明はこれに限定されるもの
でなく、その動作が制御信号によって選択的に動作停止
ないしスタンバイ状態にされる内部論理回路を含む半導
体集積回路装置に広く利用できるものである。
ＰＲＯＭ内蔵の１チツプマイクロコンビエータに適用し
た場合を説明したが、この発明はこれに限定されるもの
でなく、その動作が制御信号によって選択的に動作停止
ないしスタンバイ状態にされる内部論理回路を含む半導
体集積回路装置に広く利用できるものである。
第１図は、この発明が通用された１チフプマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
可変電源回路の一実施例を示す回路図である。 ＬＳＩ・・集積回路、ＣＰＵ・・マイクロプロセッサ、
ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントローラ、ＡＬＵ・・
算術論理演算ユニット、Ａ・・アキエム１ノ・−タ、Ｘ
・・インデックスレジスタ、ＣＣ・・、７ンデイシヨン
コードレジスタ、ＳＰ・・スタックボ・ｆンク、ＰＣＨ
，Ｐｃｔ、・・プログラムカウンタ、ＲＡＭ・・ラング
・アクセス・メモリ、Ｅ Ｐ Ｉ？ Ｏ？ｌ・・エレク
トリカリ・プログラマブル・リード・オンリ・−・メモ
リ、Ｉｌｏ・・−人出力ポート、■・・入力専用ボート
、ＯＳＣ・・発振回路、ＣＯＵ Ｔ・・カウンタ、ｔ：
Ｑ Ｎ Ｔ・・コントローラ、り１１・・プリスケ・
−ラ、１うＵＳ・・バス、ＰＷ・・可変電源回路 ｊ℃理大人弁理士高検 明夫
ピユータの一実施例を示すブロック図、第２図は、その
可変電源回路の一実施例を示す回路図である。 ＬＳＩ・・集積回路、ＣＰＵ・・マイクロプロセッサ、
ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントローラ、ＡＬＵ・・
算術論理演算ユニット、Ａ・・アキエム１ノ・−タ、Ｘ
・・インデックスレジスタ、ＣＣ・・、７ンデイシヨン
コードレジスタ、ＳＰ・・スタックボ・ｆンク、ＰＣＨ
，Ｐｃｔ、・・プログラムカウンタ、ＲＡＭ・・ラング
・アクセス・メモリ、Ｅ Ｐ Ｉ？ Ｏ？ｌ・・エレク
トリカリ・プログラマブル・リード・オンリ・−・メモ
リ、Ｉｌｏ・・−人出力ポート、■・・入力専用ボート
、ＯＳＣ・・発振回路、ＣＯＵ Ｔ・・カウンタ、ｔ：
Ｑ Ｎ Ｔ・・コントローラ、り１１・・プリスケ・
−ラ、１うＵＳ・・バス、ＰＷ・・可変電源回路 ｊ℃理大人弁理士高検 明夫
Claims (1)
- 【特許請求の範囲】 １、タイミング信号により相補的に動作させられる第１
、第２のスイッチＭＯＳＦＥＴと、上記第１のスイッチ
ＭＯＳＦＥＴを介して電源電圧にチャージアップされる
キャパシタＣ１と、上記キャパシタＣ１のチャージが上
記第２のスイッチＭＯＳＦＥＴを介して非反転入力に供
給された演算増幅回路と、この演算増幅回路の非反転入
力と出力との間に設けられたキャパシタＣ２と、上記キ
ャパシタＣ１又はキャパシタＣ２に対して所定の制御信
号により制御されるスイッチＭＯＳＦＥＴによって選択
的に直列形態又は並列形態にされるキャパシタＣ３とを
含み、上記演算増幅回路の出力端子から内部論理回路に
供給する電源電圧を形成する可変電源回路を含むことを
特徴とする半導体集積回路装置。 ２、上記半導体集積回路装置は、外部端子から供給され
た電源電圧により動作状態にされる比較的高い動作下限
電圧の第１の回路ブロックと、比較的低い動作下限電圧
の第１の回路ブロックとを有し、第１の回路ブロックは
上記外部端子から供給された電源電圧により動作状態に
され、上記第２の回路ブロックは上記可変電源回路によ
り形成された電圧により動作状態にされるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記半導体集積回路装置は、１チップのマイクロコ
ンピュータであり、上記第１の回路ブロックは情報処理
プログラムが書き込まれるＥＰＲＯＭであり、第２の回
路ブロックはマイクロプロセッサであるとともに、上記
可変電源回路は動作停止制御信号によりキャパシタＣ３
を接続するスイッチＭＯＳＦＥＴがオフ状態にされるも
のであることを特徴とする特許請求の範囲第１又は第２
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166381A JPS6145352A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59166381A JPS6145352A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6145352A true JPS6145352A (ja) | 1986-03-05 |
Family
ID=15830357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59166381A Pending JPS6145352A (ja) | 1984-08-10 | 1984-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6145352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01306951A (ja) * | 1988-06-03 | 1989-12-11 | Hitachi Ltd | 半導体集積回路装置 |
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
| CN1070204C (zh) * | 1995-01-18 | 2001-08-29 | 中国科学院长春应用化学研究所 | 聚酰亚胺及其前体溶液的制备方法 |
-
1984
- 1984-08-10 JP JP59166381A patent/JPS6145352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01306951A (ja) * | 1988-06-03 | 1989-12-11 | Hitachi Ltd | 半導体集積回路装置 |
| CN1070204C (zh) * | 1995-01-18 | 2001-08-29 | 中国科学院长春应用化学研究所 | 聚酰亚胺及其前体溶液的制备方法 |
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
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