JPH01306951A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えば低電圧
動作モードを有し、ＥＥＰＲＯＭ　（エレクトリカリ・
イレーザブル＆プログラマブル・リ　　　・−ド・オン
リー・メモリ）を内蔵した１チツプのマイクロコンピュ
ータに利用して有効な技術に関するものである。

〔従来の技術〕

ＥＥＰＲＯＭを内蔵した１チツプのマイクロコンピュー
タの例として、例えば■日立製作所１９８７年９月発行
ｒ　ＣＭＯＳ　　コンパクト・マイクロコンピュータ・
ユニット（ＣＭ　ＯＳ　　ＣｏｍｐａｃｔＭｉｃｒｏｃ
ｏｍｐｕｔｅｒ　　Ｕｎｉｔ）　ＨＤ　４０１３０４　
Ｊがある。

〔発明が解決しようとする課題〕

上記のマイクロコンピュータは、５■±１０％の単一電
源で動作するものであり、内蔵のＥＥＰＲＯＭのデータ
保持は、動作電圧が５ｖあるいは遮断状態のみで保証し
ている。このため、例えばカメラ制御用として用いると
、次のような問題の生じることが本願発明者によって明
らかにされた。

カメラ制御用のマイクロコンピュータでは、電池駆動さ
れるものあり、低消費電力が要求される。

それ故、（１）シャソターボタンノータソチ状態で動作
電圧が２．５■の低消費電力モードとし、このモードで
はマイクロプロセッサがスリーブ状態（演算を行わない
）で周辺の０Ｍ０３回路が動作している。（２）シャッ
ターボタンにタッチした状態により、動作電圧が５■と
なり、マイクロプロセッサが各種演算制御を行う。この
場合、０Ｍ０３回路からなる周辺回路は、２．５Ｖのよ
うな低電圧でも動作可能であるが、ＥＥＰＲＯＭのデー
タ保持が保証できない。なぜなら、上記のような中間電
圧にすると、それを昇圧して書き込み又は消去用の高電
圧が消去又は書き込みに不十分な電圧となるからである
。

この発明の目的は、低消費電力モードのときでも内蔵の
ＥＥＰＲＯＭのデータ保持を実現した半導体集積回路装
置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、動作電圧が低くされる動作モードを有するマ
イクロコンピュータ機能を持ち、上記動作電圧を受けて
書き込み又は消去用の高電圧を形成するＥＥＰＲＯＭを
内蔵する半導体集積回路装置において、上記動作モード
のときにＥＥＰＲＯＭの動作電圧を実質的に零にする電
源供給回路を設ける。

〔作　用〕

上記した手段によれば、低電圧動作モードのとき、ＥＥ
ＰＲＯＭの実質的な動作電圧が零にされるから電源遮断
状態と同じくなり、低電圧動作モードでのデータ保持を
行わせることができる。

〔実施例〕

第１図には、この発明が適用された１チツプのマイクロ
コンピュータの一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。

この実施例のマイクロコンピュータユニットＭＣＵは、
マイクロプロセッサＣＰＵを中心としてアドレスバスＡ
Ｂ、データバスＤＢを介して接続される不揮発性記憶回
路ＥＥＰＲＯＭ、メモリ回路ＲＡＭ、周辺回路ＬＣＩ、
ＬＣ２及び入出力ポートＩＯＰを含んでいる。なお、ク
ロックパルス発生回路ＣＰＧは、マイクロプロセッサＣ
ＰＵや他の周辺回路の動作に必要な各種クロックパルス
を形成する。上記周辺回路ＬＣ１やＬＣ２は、上記マイ
クロコンピュータユニットＭＣＵの用途に応じて選択的
に設けられる機能モジュールを構成し、この機能モジュ
ールの例としてＡ／Ｄ変換回路、Ｄ／Ａ変換回路やタイ
マー回路等がある。

この実施例では、上記マイクロプロセッサＣＰＵ、メモ
リ回路ＲＡＭ及び周辺回路ＬＣＩ、ＬＣ２等は０Ｍ０３
回路から構成される。それ故、２゜５■のような低電圧
でも動作可能である。このことを利用し、このマイクロ
コンピュータユニットＭＣＵは、動作電圧が２．５■の
ような低電圧にされる低消費電力モードを持つ。

ただし、不揮発性記憶回路ＥＥＰＲＯＭは、その書き込
み動作や消去動作に約１０Ｖ以上の比較的高い電圧を必
要とし、動作電圧を昇圧することにより形成する。した
がって、上記のような低電圧のもとでは、昇圧電圧も低
くなり書き込みや消去を行うのには不十分な電圧となる
。このような不十分な電圧しか形成されない状態でのＥ
ＥＰＲＯＭのデータ保持を保証する必要がある。

この実施例では、上記のようなデータ保持のために、不
揮発性記憶回路ＥＥＰＲＯＭに対して電圧供給回路ＰＷ
Ｃを設ける。この電圧供給回路ＰＷＣは、マイクロプロ
セッサＣＰＵから出力される低消費電力モードを示す信
号ＬＰＭを受けて不揮発性記憶回路ＥＥＰＲＯＭの動作
電圧を実質的に零にする。

第２図には、上記内蔵される不揮発性記憶回路ＥＥＰＲ
ＯＭの一実施例の要部回路図が示されている。

この実施例のＥＥＰＲＯＭは、図示しないアドレスバッ
ファやＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−ＤＣＲ
からなるアドレス選択回路と、このアドレス選択回路の
出力信号や制御信号に応答して書き込み／消去動作のた
めの電圧を形成する回路、及び上記制御信号を形成する
制御回路Ｃ０ＮＴを含んでいる。

ＥＥＰＲＯＭは、特に制限されないが、外部から供給さ
れる＋５■のような比較的低い電源電圧Ｖｃｃと、＋５
Ｖの電源電圧を受ける電圧発生回路ＶＣにより形成さこ
れる一１２Ｖのような負の高電圧−ｖｐｐとによって動
作される。上記アドレス選択回路を構成するＸアドレス
デコーダＸ−ＤＣＲ等は、０Ｍ０３回路により構成され
る。０Ｍ０８回路は、＋５Ｖのような比較的低い電源電
圧■ｃｃが供給されることによってその動作を行う。し
たがって、アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲ
により形成される選択／非選択信号のレベルは、はＶ＋
５ｖとされ、ロウレヘルは、はＸ゛回路接地電位の０■
にされる。

図示のＥＥＰＲＯＭを構成する素子構造それ自体は、本
発明に直接関係が無いので図示しないけれども、その概
要は次のようにされる。

図示の装置の全体は、Ｎ型単結晶シリコンから成るよう
な半導体基板上に形成される。ＭＮＯＳトランジスタは
、Ｎチャンネル型とされ、それは、上記半導体基板の表
面に形成されたＰ型ウェル領域もしくはＰ型半導体領域
上に形成される。Ｎチャンネル型ＭＯＳ　Ｆ　ＥＴは、
同様にＰ型半導体領域上に形成される。Ｐチャンネル型
ＭＯ３ＦＥＴは、上記半導体基板上に形成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳ）ランジスタと、それに直列接続された２つのＭＯ
ＳＦＥＴとから構成される。１つのメモリセルにおいて
、１つのＭＮＯＳトランジスタと２つのＭＯＳＦＥＴは
、例えばＭＮＯ３＋−ランジスタのゲート電極に対して
それぞれ２つのＭＯＳ　Ｆ　ＥＴのゲート電極の一部が
オーバーラツプされるようないわゆるスタックドゲート
構造とされる。これによって、メモリセルのサイズは、
それを構成する１つのＭＮＯＳトランジスタと２つのＭ
ＯＳＦＥＴとが実質的に一体構造にされることになり小
型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、Ｙデコーダのような０Ｍ
０３回路を構成するためのＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔは、各メモリセルのための共通のＰ型ウェル領域に対
して独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯ３ＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。０Ｍ０３回路を構成するためのＮチャンネルＭＯ３
ＦＥＴの基体ゲートとしてのウェル領域は、回路の接地
電位Ｏボルトに維持される。

第２図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、ＭＮＯｓトランジスタＱ２と、そのドレ
インとデータ線（ビット線もしくはデイジット線）Ｄｌ
との間に設けられたアドレス選択用ＭＯ３ＦＥＴＱＩと
、特に制限さ　　　′れないが、上記ＭＮＯＳトランジ
スタＱ２のソースと共通ソース線との間に設けられた分
離用ＭＯ３ＦＥＴＱ３とから構成される。なお、前述の
ようなスタックドゲート構造が採用される場合、ＭＮ　
ＯＳ’　）ランジスタＱ２のチャンネル形成領域にＭＯ
３ＦＥＴＱＩ、Ｑ３のチャンネル形成領域が直接的に隣
接されることになる。それ故に、ＭＮＯＳ）ランジスタ
Ｑ２のドレイン、ソースは、便宜上の用語であると理解
されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱ１等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳトラン
ジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通接
続されている。同様ニ他ノ同一の行に配置されたメモリ
セルアドレス選択用ＭＯＳ　Ｆ　ＥＴ及びＭＮＯＳ）ラ
ンジスタのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ
２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
３ＦＥＴＱ１等のドレインは、データ線線Ｄ１に共通接
続されている。同様に他の同一の列に配置されたメモリ
セルのアドレス選択用ＭＯ３ＦＥＴのドレインは、それ
ぞれデータ線Ｄ２に共通接続されている。各メモリセル
における分離用ＭＯ３ＦＥＴＱ３のソースは共通にされ
、共通ソース線Ｃ３を構成している。

この実施例のメモリアレイＭ−ＡＲＹは、は！゛次のよ
うな電位によって動作される。　　′読み出し動作にお
いて、ウェル領域ＷＥＬＬの電位Ｖｗは、は＼′回路の
接地電位０ボルトに等しいロウレベルにされる。共通ソ
ース線Ｃ８は、接地電位と実質的に等しいロウレベルに
される。分離用ＭＯ３ＦＥＴＱ３のゲートに結合された
制御線は、これらのＭＯ３ＦＥＴＱ３をオン状態にさせ
るように、は＼電源電圧ＶＣＣに等しいようなハイレベ
ルにされる。それぞれＭＮＯＳ）ランジスタのゲート電
極に結合された第２ワード線Ｗ１２ないしＷ２２は、は
ヌ接地電位に等しいような電位、すなわちＭＮＯＳ）ラ
ンジスタの高しきい値電圧と低しきい値電圧との間の電
圧とされる。第１ワード線ＷｌｌないしＷ２１のうちの
選択されるべきワード線は、は＼゛電源電圧Ｖｃｃに等
しいような選択レベルもしくはハイレベルされ、残りの
ワード線すなわち非選択ワード線は、はソ゛接地電位に
等しいような非選択レベルもしくはロウレベルにされる
。データ線ＤＩないしＤ２のうちの選択されるべきデー
タ線には、センス電流が供給される。第１ワード線によ
って選択されたメモリセルにおけるＭＮＯＳトランジス
タが低しきい値電圧を持っているなら、そのメモリセル
は、それが結合されたデータ線に対して電流通路を形成
する。

選択されたメモリセルにおけるＭＮＯＳトランジスタが
高しきい値電圧を持っているなら、そのメモリセルは、
実質的に電流通路を形成しない。従ってメモリセルのデ
ータの読み出しは、センス電流の検出によって行われる
。

書き込み動作において、ウェル領域ＷＥＬＬは、は＼−
ＶＰｐに等しいような負の高電圧にされ、分離用ＭＯ３
ＦＥＴＱ３のゲート電極に結合された制御線は、それら
のＭＯ３ＦＥＴＱ３をオフ状態にさせるように負の高電
位にされる。第１ワード線ＷｌｌないしＷ２１のうち１
つのワード線はは＼電源電圧Ｖｃｃに等しいような選択
レベルにされ、残りの第１ワード線はは＼接地電位に等
しいような非選択レベルもしくはロウレベルにされる。

第２ワード線Ｗ１２ないしＷ２２のうち選択されたワー
ド線は、は−゛電源電圧Ｖｃｃに等しいような選択レベ
ルにされ、残りの第２ワード線は、電圧−Ｖｐｐに近い
負の高電圧にされる。データ線は、メモリセルに書き込
まれるべきデータに応じて、はソ電源電圧Ｖｃｃに等し
いようなハイレベルもしくは負電圧−ｖｐｐに近い負の
高電圧を持つロウレベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
４％Ｃ３は、は＼゛電源電圧Ｖｃｃに等しいような消去
レベルもしくはハイレベルにされる。第１ワード線Ｗｌ
ｌないしＷ２１は及び第２ワード！ｌ！Ｗ１２ないしＷ
２２は、消去のために、基本的にはそれぞれ回路の電源
電圧Ｖｃｃにはソ等しいレベル及び電圧−ｖｐｐに実質
的に等しいレベルされる。しかしながら、この実施例に
従うと、特に制限されないが、各メモリ行毎のメモリセ
ルの消去が可能となるように、第１、第２ワード線のレ
ベルが決定される。第１ワード線ＷｌｌないしＷ２１の
うちの消去が必要とされるメモリ行に対応された第１ワ
ード線は、は＼′電源電圧Ｖｃｃに等しいような消去レ
ベルにされ、消去が必要とされないメモリ行に対応され
た第１ワード線は、はソ回路の接地電位のような非消去
レベルにされる。第２ワード線Ｗ１２ないしＷ２２のう
ちの上記消去レベルにされる第１ワード線と対応する第
２ワード線は、は＼゛負電圧−ｖｐｐに等しいような消
去レベルにされ、上記非消去レベルにされる第１ワード
線と対応する第２ワード線は、はソ゛電源電圧ＶＣＣに
等しいような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳ）ランジスタの基板ゲートに電源電圧Ｖｃｃ
を印加することによって各ＭＮＯＳトランジスタの記憶
情報を消去する構成がとられる。

他方、ＣＭＯ３回路を構成するＮチャンネルＭＯ３ＦＥ
Ｔの基板ゲートは、ＭＮＯＳ）ランジスタの基板ゲート
とは独立に、例えばＯボルトのような電位にされること
が必要とされる。それ故に、前述のように各メモリセル
の基板ゲート、すなわち、メモリアレイＭ−ＡＲＹが形
成された半導体領域ＷＥＬＬは、Ｘデコーダ、Ｙデコー
ダ等の周辺回路を構成するＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔが形成される半導体領域（ウェル領域）と電気的に分
離される。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞれ独立のウェル
領域に形成したり、同じ行もしくは列に配置されるメモ
リセルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイＭ−ＡＲＹは１つの共通なウェル領
域ＷＥＬＬに形成される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸ−ＤＣＲによっ
て駆動される。ＸデコーダＸ−ＤＣＲは、特に制限され
ないが、メモリアレイＭ−ＡＲＹのメモリ行に一対一対
応された複数の単位デコーダ回路から成る。１つの単位
デコーダ回路は、例えば図示のような、アドレス信号を
受けるノア（ＮＯＲ）ゲート回路Ｎ０Ｒ１、ゲート回路
Ｇ及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をはヌ電源電圧
Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の出
力がロウレベルの非選択レベルならそれに応じて第２ワ
ード線をはゾ負電圧−ｖｐｐに等しい非選択レベルにさ
せる。レベル変換回路ＬＶＣは、また消去動作時におい
て、それに対応されたノアゲート回路の出力がハイレベ
ルの選択レベルならそれに応じて第２ワード線をは＼゛
負電圧−Ｖｌ）ｌ）に等しい消去選択レベルにさせ、ノ
アゲート回路の出力がロウレベルの非選択レベルならそ
れに応じて第２ワード線をはゾ電源電圧Ｖｃｃに等しい
消去非選択レベルにさせる。

分離用ＭＯ３ＦＥＴＱ３’！りゲ−Ｎ；！、制御！圧発
生回路Ｖｉｇ−Ｇにより形成される制御電圧■ｉｇが供
給される制御線に共通結合されている。これら分離用Ｍ
Ｏ３ＦＥＴＱ３等のソースは、それぞれ共通化されて共
通ソース線ＣＳを構成する。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳ）ランジスタヘ後述するような書き込み
動作において、第２ワード線Ｗ２１ないしＷ２２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５■）とされ、基体ゲートとしてのウェル領
域Ｗ　Ｅ　Ｌ　Ｌが約−１２■とされるとともに、デー
タ線例えばＤｌが約−１０■にされたとき、上記ＭＯ３
ＦＥＴＱ３をオフ状態にさせるように約−１０Ｖのよう
な低い電位にされる。これにより、例えデータ線Ｄ２が
＋　５　Ｖのようなハイレベルにされていても、データ
線Ｄ２から上記書き込みを行うべきメモリセル側に電流
が流れ込むのが防止される。

共通ソース線ＣＳは、共通ソースｖＡ駆動回路ＤＶＲの
出力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線Ｃ８をはソ゛電源電圧Ｖｃｃレベルに駆動すること
ができ、また読み出し動作時に共通ソース線ＣＳをはソ
゛回路の接地電位にまで駆動することができる出力特性
を持てば良い。これによって、消去動作において、ウェ
ル領域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、
ＭＯ３ＦＥＴＱ３の共通ソース線Ｃ８に結合された電極
とウェル領域ＷＥＬＬとの間の接合が順方向にバイアス
されてしまうことを防ぐことができる。また、読み出し
動作に必要とされる電流経路を、共通ソース線Ｃ３と回
路の接地線との間に形成させることができる。

駆動回路ＤＶＲは、回路の電ａ端子Ｖｃｃと共通ソース
線Ｃ８との間に設けられたＭＯ３ＦＥＴＱ６、共通ソー
ス線ＣＳと回路の接地線ＶｓＳとの間に並列接続された
ＭＯ３ＦＥＴＱ７及びＱ’８、及びＣＭＯＳインバータ
回路Ｎ１から成る。

上記ＭＯ３ＦＥＴＱ７．Ｑ８のゲートには、制御信号ｅ
ｒが供給され、ＭＯ３ＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路Ｎ１によって反転されて供
給される。これにより、上記ＭＯ３ＦＥＴＱ７．Ｑ８と
Ｑ６は、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭＯ３ＦＥＴＱ６をオン状態にさせ
、かつＭＯ３ＦＥＴＱ７及びＱ８をオフ状態にさせるよ
うにはゾ電源電圧Ｖｃｃに等しいようなハイレベルにさ
れ、読み出し及び書き込み動作時において、はソ′０ボ
ルトに等しいようなロウレベルにされる。この実施例に
従うと、制御信号ｅｒは、ウェル領域ＷＥＬＬに形成さ
れたＭＯＳＦＥＴ等によって形成されたＰＮ接合が順方
向バイアス状態にされてしまうことを防ぐように、ウェ
ル領域の電位の変化タイミングに対応してその出力タイ
ミングが制御される。

この実施例に従うと、第２ワード線Ｗ１２．Ｗ２２と共
通ソース線Ｃ８との間に、それぞれＭ○５ＦＥＴＱ４．
Ｑ５が設けられている。これらのＭＯ３ＦＥＴＱ４．Ｑ
５は、制御信号ｅ　ｒ　／　ｗ　ｅによってスイッチ制
御される。特に制限されないが、制御信号ｅ　ｒ　／　
ｗ　ｅは、そのハイレベルがは一′電′ａ電圧Ｖｃｃに
等しいレベルにされ、そのロウレベルがはり接地電位に
等しいレベルにされる。

Ｍ０３ＦＥＴＱ４．Ｑ５は、第２ワードＭＩＷ１２゜Ｗ
２２に負電位が与えられたときでも良好にオフ状態にさ
れるように、Ｐチャンネル型にされる。

スイッチＭＯ３ＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳ）ランジスタＱ２等のゲートと共通ソ
ース線Ｃ３を短絡して両者を同電位にするようにオン状
態にされる。これらのスイッチＭＯ３ＦＥＴＱ４．Ｑ５
は、次の理由によって各第２ワード線と共通ソースｍｃ
ｓとの間に設けられている。

駆動回路ＤＶＲにおけるＭＯ３ＦＥＴＱ７．Ｑ８は、読
み出し動作時に制御信号ｅｒがは＼′Ｏボルトに等しい
ロウレベルにされることによってオン状態にされる。こ
の場合、ＭＯ３ＦＥＴＱ７゜Ｑ８は、それらが図示のよ
うに並列接続されているけれども、無視し得ないオン抵
抗を持つ。その結果、共通ソース線Ｃ８は、読み出し時
にそれに流れる電流によってその電位が上昇する。特に
、ＭＯ３ＦＥＴＱ７．Ｑ８がＰチャンネル型から成る場
合、これらのＭＯ３ＦＥＴＱ７．Ｑ８は、共通ソース線
ＣＳを回路の接地電位にまで変化させるような駆動能力
を持たないので、共通ソース線Ｃ８の電位の浮き上がり
量が大きくなる。すなわち、ＭＯ３ＦＥＴＱ７．Ｑ８は
、それにおける共通ソース線ＣＳに結合された電流転送
電極が、メ　　　　′モリアレイＭ−ＡＲＹ及び共通ソ
ース線Ｃ３を介して与えられる正電位に対してソース電
極として作用することになるので、共通ソース線Ｃ８が
それぞれのしきい値電圧以下の電位になると実質的にオ
フ状態になる。このような共通ソース線Ｃ８の電位の上
昇は、ＭＮＯ３Ｉ−ランジスタの基板効果による実効的
なしきい値電圧の増大をもたらし、低しきい値電圧を持
つべきＭＮＯＳトランジスタのコンダクタンスを減少さ
せる。言い換えると、低いしきい値電圧持つＭＮＯＳ）
ランジスタを介して流れる読み出し電流が減少される。

上記短絡ＭＯ３ＦＥＴＱ４．Ｑ５は、読み出し動作時に
各第２ワード線Ｗ１２．Ｗ２２の電位を共通ソース線Ｃ
８の電位と実質的に等しくさせ、これによってＭＮＯＳ
トランジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬには、制御電圧発生回路Ｖｗ−Ｇにより形成され
た制御電圧Ｖｗ−Ｇが供給される。

この電圧Ｖｗは、書き込み動作のときに約−１２Ｖのよ
うな負の高電圧にされ、消去動作のときに約＋５Ｖの電
位にされ、それ以外において約Ｏ■にされる。

この実施例では、読み出し動作の高速化を図るために、
メモリアレイＭ−ＡＲＹの各データＩＤ１、Ｄ２には、
データ線ＤＩ、Ｄ２をカラムスイッチＭＯ３ＦＥＴＱ９
．ＱＩＯと電気的に分離させるＮチャンネルＭＯ３ＦＥ
ＴＱ１１．Ｑｌ　２が設けられる。すなわち、上記各デ
ータ線Ｄｉ、Ｄ２等と共通データ線ＣＤとの間には、上
記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２等とＹゲート　（カ
ラムスイッチ）回路Ｃ−５ＷとしてのＮチャンネルＭＯ
３ＦＥＴＱＱ９．ＱＩＯ等がそれぞれ直列形態に設けら
れる。上記データ線分離用のＭＯ３ＦＥＴＱ１１、Ｑｌ
２は、上記ＭＮＯＳトランジスタと同じＰ型のウェル領
域ＷＥＬＬに形成される。これらのＭＯ３ＦＥＴＱＩ　
１．Ｑｌ　２のゲートには、制御電圧発生回路Ｖｃ−Ｇ
により形成される制御電圧Ｖｃが供給される。この制御
電圧Ｖｃは、書き込み動作状態のときのみ、−１２■の
ような負の高電圧にされ、それ以外の読み出し及び消去
動作状態のときには、電源電圧Ｖｃｃのようなハイレベ
ルにされる。これによって、上記ＭＯ３ＦＥＴＱｌｌ、
Ｑ１２は、書き込み動作状態のときにオフ状態にされる
。また、上記ＭＯ３ＦＥＴＱＩ　１゜Ｑｌ２は、消去動
作状態のとき上記ウェル領域ＷＥＬＬが電源電圧Ｖｃｃ
のようなハイレベルにされることによってオフ状態にさ
れる。それ故、上記ＭＯ３ＦＥＴＱＩ　１．Ｑ、１２は
、読み出し動作状態のときにのみオン状態にされる。こ
れによって、書き込み動作の時に、上記ＭＯ３ＦＥＴＱ
Ｉ　１゜Ｑｌ２等がオフ状態にされるから、データ線の
電位が負の高電圧にされても後述するカラムスイッチＭ
Ｏ３ＦＢＴＱ９．ＱＩＯとの接続点がフローティング状
態にされる。これにより、上記相互接読点に結合される
スイッチＭＯ３ＦＥＴＱ９．Ｑ１０のソース、ドレイン
とそれが形成されるウェル領域とが順バイアスされてし
まうことを防止できる。

上記カラムスイッチ回路Ｃ−５Ｗを構成するＭＯ３ＦＥ
ＴＱ９．ＱＩＯのゲートには、ＹデコーダＹ−ＤＣＲの
出力信号が供給される。ＹデコーダＹ−ＤＣＲの各出力
は、読み出し動作時においては＼′電源電圧Ｖｃｃに等
しいような選択レベル又ははヌ０ボルトに等しいような
非選択レベルにされる。

上記共通データ線ＣＤは、入出力回路を構成するデータ
入力回路ＤＩＢの出力端子と、センスアンプＳＡと出力
バッファ回路ＯＢとからなるデータ出力回路の入力端子
に結合されている。データ入力回路の入力端子とデータ
出力回路の出力端子は、前記内部データバスに結合され
る。

この実施例に従うと、各データ線Ｄ１、Ｄ２には、消去
／書き込みに先立って前の記憶情報を保持（退避）する
ためのランチ回路ＦＦが設けられるとともに、書き込み
動作時においてラッチ回路ＦＦの記憶情報に従って選択
的にデータ線の電位を負の高電圧−ｖｐｐにさせるレベ
ル変換回路ＬＶＣが設けられる。これらによって、後述
するような自動書き換え動作や１つの選択ワード線に結
合された複数のメモリセルへのデータの同時書き込みが
可能とされる。

制御回路Ｃ０ＮＴは、特に制限されないが、チップイネ
ーブル信号ＣＢ、ライトイネーブル信号ＷＥ、アウトプ
ットイネーブル信号ＯＥを受けろことによって、種々の
動作モードを判別し、ゲート回路Ｇ、レベル変換回路Ｌ
ＶＣ１制御電圧発生回路Ｖｉｇ−Ｇ、駆動回路ＤＶＲ、
データ入力回路ＤＩＢ、データ出力回路ＤＯＢ等の回路
の動作を制御するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、マイクロ
プロセッサＣＰＵから供給されるアドレス信号を受ける
図示しないデコーダ回路により形成される信号ＣＢ、マ
イクロプロセッサＣＰＵから供給される制御信号ＷＥ及
びＯＢのロウレベル、ロウレベル及びハイレベルによっ
て指示され、スタンバイ動作モードは、信号ＣＥのハイ
レベルによって指示される。第２図のラッチ回路ＦＦに
データを書き込ませるための第１書き込み動作モーレベ
ル、ロウレベルによって指示され、メモリセルにデータ
を書き込ませるための第２書き込み動作モードは、信号
ＣＥ、ＷＥ、○Ｅのロウレベル、ロウレベル、ハイレベ
ルによって指示される。消去動作モードは、第２書き込
み動作モードが指示されたとき所定期間だけ指示される
。

制御回路Ｃ０ＮＴから出力される種々の制御信号は、こ
の実施例に従うと、時系列的に出力される。発振回路Ｏ
ＳＣは、ＥＥＰＲＯＭの電源電圧Ｖｃｃと接地線Ｖｓｓ
との間に加えられ動作電圧によって動作される。

データの書き換えを行う場合、第２書き込みモードに先
立って、第１書き込みモードが実施される。すなわち、
第１書き込みモードでは、アドレス指示されたワード線
に結合された全てのメモリセルの記憶情報が一旦読み出
されて第１図に示した各ラッチ回路ＦＦに保持される。

そして、外部端子から供給されたデータ信号が書き込む
べきメモリセルのデータ線に対応されたランチ回路に取
り込まれる。例えば、ワード線に結合されたメモリセル
に対して全ビットの書き替えを行う場合、Ｙアドレスが
順次に切り換えられることによって、外部端子から供給
された複数ビットからなる書き込み信号がそれぞれ対応
されたラッチ回路に順次に取り込まれる。

この後、第２書き込みモードが実施される。上記ワード
線に結合されたＭＮＯＳトランジスタの消去動作が実施
され、その後に上記ランチ回路ＦＦの情報に従って１ワ
一ド線分のメモリセルに対して一斉に書き込み動作が実
施される。以上の動作により、外部からはスタティック
型ＲＡＭと同様な書き込み動作を行うことができる。

以上説明したＥＥＰＲＯＭを構成する各回路における接
地電位は、接地１１ＪＶｓｓを通して供給される。この
実施例では、低電圧動作モードでのＥＥＰＲＯＭの動作
電圧を実質的に零にするため、上記接地ｖＡＶｓｓは他
の回路（マイクロプロセッサ、ＲＡＭ、周辺回路等）の
ように定常的に接地電位ＧＮＤに接続されていない。す
なわち、上記のような接地レベルは、電圧供給回路ｐｗ
ｃを構成するＣＭＯＳインバータ回路を介して行われる
。言い換えるならば、上記ＥＥＰＲＯＭの接地線Ｖｓｓ
は、ＰチャンネルＭＯ３ＦＥＴＱＩ　３とＮチャンネル
ＭＯ３ＦＥＴＱＩ　４からなるＣＭＯＳインバータ回路
の出力端子に結合される。上記ＣＭＯＳインバータ回路
を構成するＰチャンネルＭＯ３ＦＥＴＱ１３のソースは
、電源電圧Ｖｃｃに結合され、ＮチャンネルＭＯ３ＦＥ
ＴＱＩ　４のソースは回路の接地電位ＧＮＤに結合され
る。それ故、ＮチャンネルＭＯ３ＦＥＴＱＩ　４がオン
状態のとき、接地線Ｖｓｓに回路の接地電位ＧＮＤが与
えられることになる。上記ＣＭＯＳインバータ回路の入
力には、同様なＣＭＯＳインバータ回路Ｎ２を介して低
電圧動作（低消費電力）モードを指示する制御信号ＬＰ
Ｍが供給される。この実施例では、上記制御信号ＬＰＭ
は、ノア（ＮＯＲ）ゲート回路からなる出力回路ＯＢの
ゲート制御信号とされる。

これにより、制御信号ＬＰＭがハイレベルにされる低電
圧動作モードのとき、インバータ回路Ｎ２の出力信号が
ロウレベルになり、ＰチャンネルＭＯ３ＦＥＴＱ１３が
オン状態になるため、ＥＥＰＲＯＭの接地線Ｖｓｓの電
位は、電源電圧Ｖｃｃとなる。これにより、ＥＥＰＲＯ
Ｍの電源電圧Ｖｃｃと接地線Ｖｓｓとが低電圧Ｖｃｃ　
（２，５Ｖ）となり、実質的に電源遮断状態になる。こ
れにより、ＥＥＰＲＯＭの制御回路Ｃ０ＮＴや電圧発生
回路ＶＧ及びアドレス選択回路等が非動作状態となり、
低電圧Ｖｃｃによる不十分な書き込み又は消去電圧のも
とて不用意にメモリセルのデータを書き換えたり、消去
してしまうことを防止でき、保持データの信頼性を高く
することができる。

これにより、例えばカメラ制御用のマイクロコンピュー
タでは、低消費電力化を図りつつ、上記ＥＥＰＲＯＭを
用いて撮影データ等を保持させることができる。

なお、上記のようにＥＥＰＲＯＭの接地線Ｖｓｓを電源
電圧Ｖｃｃと等しくした状態のとき、その出力を無効に
するため、上記制御信号ＬＰＭのハイレベルにより、出
力回路ＯＢの出力がロウレベルに固定される。

ＥＥＰＲＯＭの全接地線を１つのＣＭＯＳインバータ回
路により、回路の接地電位ＧＮＤ又は電源電圧Ｖｃｃと
する構成では、電源インピーダンスが比較的高くなる虞
れがあるなら、各回路ブロック毎に上記のような電源供
給用のＣＭＯＳインバータ回路を設ける構成としてもよ
い。また、その出力端子が接地線Ｖｓｓに結合されるＣ
ＭＯＳインバータ回路を構成するＰチャンネルＭＯＳ　
Ｆ　ＥＴＱ１３及びＮチャンネルＭＯ３ＦＥＴＱＩ　４
は、その素子サイズが比較的大きくされることによって
、出力インピーダンスが小さくされる。これに対して、
その入力に設けられるインバータ回路Ｎ２は、信号を反
転させるものであるから、その素子サイズは小さくても
よい。また、信号ＬＰＭがロウレベルにより低電圧動作
モードを指示する場合、上記インバータ回路Ｎ２を省略
できるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 ＋１１動作電圧が低くされる動作モードを有するマイク
ロコンピュータ機能を持ち、上記動作電圧を受けて書き
込み又は消去用の高電圧を形成するＥＥＰＲＯＭを内蔵
する半導体集積回路装置において、上記低電圧動作モー
ドのときにＥＥＰＲＯＭの接地線に電源電圧に切り換え
て供給する電源供給回路を設けることによって、実質的
に動作電圧を零にすることができる。これにより、ＥＥ
ＰＲＯＭは電源遮断状態と同じくなり、低電圧動作モー
ドでの不所望なデータ書き込み／消去動作が行われるこ
とがなく、確実なデータ保持を行わせることができると
いう効果が得られる。

（２）上記（１１により、電池駆動されるカメラ制御用
のマイクロコンピュータ等では、低消費電力化を図りつ
つ、撮影データ等の確実な保持を行わせることができる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＥＥＰＲＯＭ
を低電圧動作モードのとき、電源線に回路の接地電位を
供給するようにして実質的に電源遮断状態にする構成と
するものであってもよい。また、１チツプマイクロコン
ピユータの構成としては、プログラムが格納されるＲＯ
Ｍを設ける構成としてもよいし、ＥＥＰＲＯＭにもプロ
グラムの一部を格納させてユーザーが動作を任意に設定
できるようにしてもよい。このように１チツプのマイク
ロコンピュータの構成は、その用途に応じて種々の実施
形態を採ることができるものである。ＥＥＰＲＯＭに対
する動作モードを設定する信号は、上記のような組み合
わせの他、第１書き込み動作と第２書き込み動作とが、
制御回路Ｃ０ＮＴ内に設けられる適当なシーケンス回路
によって連続的かつ自動的に実行されるようにされても
よい。各メモリセルの分離用Ｍ０ＳＦＥＴＱ３を省略し
て、ＭＮＯＳ）ランジスタのソースを基準電位線に接続
させるものであってもよい。この場合、基準電位線は、
書き込み動作の時にフローティング状態にされ、読み出
し及び消去動作の時に回路の接地電位が与えられるよう
にされる。

さらに、電気的に書き込み／消去が可能とされる記憶素
子は、ＦＴ、、０ＴＯＸ（フローティングゲート・トン
ネルオキサイド）型であってもよい。

このような記憶素子を用いる場合には、その書き込み／
消去動作に応じた制御電圧が供給されるものである。

この発明は、前記カメラ制御用の１チツプマイクロコン
ピユータの他、ＥＥＰＲＯＭを内蔵し低電圧動作モード
を有するイクロコンピュータ機能を持つ半導体集積回路
装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、動作電圧が低くされる動作モードを有する
マイクロコンピュータ機能を持ち、上記動作電圧を受け
て書き込み又は消去用の高電圧を形成するＥＥＰＲＯＭ
を内蔵する半導体集積回路装置において、上記低電圧動
作モードのときにＥＥＰＲＯＭの接地線に電源電圧に切
り換えて供給する電源供給回路を設けることによって、
実質的に動作電圧を零にすることができる。

これにより、ＥＥＰＲＯＭは電源遮断状態と同じくなり
、低電圧動作モードでの不所望なデータ書き込み／消去
動作が行われることがなく、確実なデータ保持を行わせ
ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の示すブロック図、 第２図は、そのＥＥＰＲＯＭの一実施例を示す概略回路
図である。 ＭＣＵ・・マイクロコンピュータユニット、ＣＰＵ・・
マイクロプロセッサ、ＥＥＰＲＯＭ・・不揮発性記憶回
路、ＲＡＭ・・メモリ回路、ＬＣ１、ＬＣ２・・周辺回
路、ＣＰＧ・・クロックパルス発生回路、ｐｗｃ・・電
圧供給回路、ＴＯＰ・・入出力ポート、ＡＢ・・アドレ
スバス、ＤＢ・・データバス Ｍ−ＡＲＹ・・メモリ了レイ、Ｘ−ＤＣＲ・・Ｘデコー
ダ、ＬＶＣ・・レベル変換回路、ＦＦ・・ラッチ回路、
Ｖｉｇ−Ｇ、Ｖｗ−Ｇ・・制御電圧発生回路、ＤＩＢ・
・データ入力回路、ＳＡ・・センスアンプ、ＯＢ・・出
力回路、ＶＣ・・電圧発生回路、ＷＥＬＬ・・ウェル領
域、Ｏ２０・・発振回路、Ｃ０ＮＴ・・制御回路

Claims (1)

1. 【特許請求の範囲】 １、動作電圧が低くされる動作モードを有するマイクロ
   コンピュータ機能を持つ回路ブロックと、上記動作電圧
   を受けて書き込み又は消去用の高電圧を形成するＥＥＰ
   ＲＯＭと、上記動作モードのときにＥＥＰＲＯＭの動作
   電圧を実質的に零にする電源供給回路とを含むことを特
   徴とする半導体集積回路装置。 ２、上記電源供給回路は、ＥＥＰＲＯＭの接地電位線に
   その出力端子が結合され、上記動作電圧を受けて動作す
   るＣＭＯＳインバータ回路を含むものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、上記半導体集積回路装置は、カメラ用制御回路を構
   成するものであることを特徴とする特許請求の範囲第１
   又は第２項記載の半導体集積回路装置。