JP3398788B2 - クロック発生回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
が作動するのに必要なクロックを生成する為のクロック
発生回路の改良に関するものである。 【０００２】 【従来の技術】機器に組み込まれたマイクロコンピュー
タ（マイクロコントローラ）では、低消費電力を実現す
るために、不要なときに作動しないように、クロックの
発振を停止させる機能を備えており、一般には、ＣＰＵ
が出力する信号でクロックの発振を停止させるようにな
っている。 【０００３】図４は、従来のこのようなマイクロコンピ
ュータに備えられたクロック発生回路の１例の構成を示
すブロック図である。このクロック発生回路５は、セラ
ミック振動子３６により発振するクロック発振器２３を
有している。クロック発振器２３は、セラミック振動子
３６の両端が、それぞれ他端が接地された負荷容量Ｃ
１，Ｃ２に接続され、セラミック振動子３６と負荷容量
Ｃ２との接続点はクロック出力端子Ｘout に、セラミッ
ク振動子３６と負荷容量Ｃ１との接続点はＮＡＮＤ回路
３７の一方の入力端子に接続され、ＮＡＮＤ回路３７の
出力端子はダンピング抵抗Ｒを介してクロック出力端子
Ｘout に接続されている。セラミック振動子３６はＮＡ
ＮＤ回路３７へ正帰還を与えるようになっている。 【０００４】クロック発生回路５は、また、クロック発
振器２３のＮＡＮＤ回路３７の他方の入力端子がＲ−Ｓ
フリップフロップ３５のＱ出力端子に接続され、Ｒ−Ｓ
フリップフロップ３５のＳ入力端子は、マイクロコンピ
ュータ１の外部からのクロック発振要求１２ａ〜１２ｃ
及び内部からのクロック発振要求１３ａ〜１３ｃの何れ
かの入力によりクロック発振要求信号を出力するクロッ
ク発振要求信号生成部１５に接続されている。Ｒ−Ｓフ
リップフロップ３５のＲ入力端子は、マイクロコンピュ
ータ１のデータバスＤＢに接続されている。クロック出
力端子Ｘout から出力された発振電圧は、分周回路４に
おいて、マイクロコンピュータ１のクロック周波数に分
周され、ＣＰＵ２へ与えられる。ＣＰＵ２は、クロック
の周期に合わせて、データバスＤＢを介して、メモリ３
及び周辺装置とデータの授受を行い、演算処理を行う。 【０００５】このような構成のクロック発生回路５及び
マイクロコンピュータ１の動作を以下に説明する。マイ
クロコンピュータ１の外部からのクロック発振要求１２
ａ〜１２ｃ及び内部からのクロック発振要求１３ａ〜１
３ｃの何れかの入力により、クロック発振要求信号生成
部１５は、クロック発振要求信号“１”をＲ−Ｓフリッ
プフロップ３５のＳ入力端子へ入力する。これにより、
Ｒ−Ｓフリップフロップ３５のＱ出力端子は“１”を出
力する状態になる。この結果、ＮＡＮＤ回路３７及びダ
ンピング抵抗Ｒが、セラミック振動子３６へセラミック
振動子３６固有の共振周波数の電圧を与え、これによっ
てセラミック振動子３６に生じる共振起電圧を持続発振
させる。この発振電圧は、分周回路４において、マイク
ロコンピュータ１のクロック周波数に分周され、ＣＰＵ
２へ与えられて、マイクロコンピュータ１が起動する。 【０００６】マイクロコンピュータ１の動作が不要にな
ったとき、ＣＰＵ２は、メモリ３に記憶させてあるクロ
ック発振停止命令ＯＰ１を実行し、データバスＤＢを介
して、クロック発振停止信号“１”をＲ−Ｓフリップフ
ロップ３５のＲ入力端子へ入力する。これにより、Ｒ−
Ｓフリップフロップ３５のＱ出力端子は“０”を出力す
る状態になる。この結果、ＮＡＮＤ回路３７の出力は
“１”になって安定し、セラミック振動子３６の共振を
停止させる。そのため、ＣＰＵ２へクロックが供給され
なくなり、マイクロコンピュータ１は動作を停止する。 【０００７】 【発明が解決しようとする課題】ところが、ＣＰＵ２
は、暴走したとき、命令の先頭アドレス以外のアドレス
を先頭アドレスとして実行したり、通常は実行されない
データ領域のデータをプログラムと見做して実行する
等、通常では、予期されない動作を行うことがある。こ
のため、例えば、データ領域に偶然クロック発振停止命
令ＯＰ１と同じコードのデータがあれば、それをクロッ
ク発振停止命令ＯＰ１として実行してクロックが停止さ
れる。これは特にＣＰＵ２が暴走中のクロック停止であ
るため、永久に正常動作に復帰できない事態に陥る可能
性が生じて来る。このような事態を避けるために、既に
「特開平３−１４８７３１号」、「特開平５−１８１６
９７」、「特開平５−３５５３０号」等の提案がなされ
ているが、本発明は、また別の提案をなすものである。 【０００８】本発明では、ＣＰＵが出力する第１信号を
記憶する第１の記憶回路と、第１の記憶回路の記憶内容
と自己に設定された所定の信号とが一致したときに、ク
ロックの発振を停止させることを許可するための第２信
号を出力する第１の一致信号発生回路と、ＣＰＵが出力
する第３信号を記憶する第２の記憶回路と、第２の記憶
回路の記憶内容と自己に設定された所定の信号とが一致
したときに、クロックの発振を停止させるための第４信
号を出力する第２の一致信号発生回路と、第１の一致信
号発生回路が出力する第２信号を入力とし、第２信号が
入力されたときに、第２の記憶回路が第３信号を記憶す
ることを許可するゲート回路とを設けることにより、Ｃ
ＰＵの暴走時に偶然にクロックの発振を停止させる可能
性が小さいクロック発生回路を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】本発明に係るクロック発
生回路は、ＣＰＵが出力する信号によりクロック発振器
のクロックの発振を停止させるクロック発生回路におい
て、ＣＰＵが出力する第１信号を記憶する第１の記憶回
路と、第１の記憶回路の記憶内容と自己に設定された所
定の信号とが一致したときに、クロックの発振を停止さ
せることを許可するための第２信号を出力する第１の一
致信号発生回路と、ＣＰＵが出力する第３信号を記憶す
る第２の記憶回路と、第２の記憶回路の記憶内容と自己
に設定された所定の信号とが一致したときに、クロック
の発振を停止させるための第４信号を出力する第２の一
致信号発生回路と、第１の一致信号発生回路が出力する
第２信号を入力とし、第２信号が入力されたときに、第
２の記憶回路が第３信号を記憶することを許可するゲー
ト回路とを備え、第１の記憶回路が第１信号を記憶し、
また、第２の記憶回路が第３信号を記憶したときに、第
２の一致信号発生回路が第４信号を出力すべくなしたこ
とを特徴とする。 【００１０】 【作用】本発明に係るクロック発生回路では、第１の記
憶回路はＣＰＵが出力する第１信号を記憶し、第１の一
致信号発生回路は、第１の記憶回路の記憶内容と自己に
設定された所定の信号とが一致したときに、クロックの
発振を停止させることを許可するための第２信号を出力
する。また、第２の記憶回路はＣＰＵが出力する第３信
号を記憶し、第２の一致信号発生回路は、第２の記憶回
路の記憶内容と自己に設定された所定の信号とが一致し
たときに、クロックの発振を停止させるための第４信号
を出力する。また、ゲート回路は、第１の一致信号発生
回路が出力する第２信号を入力とし、第２信号が入力さ
れたときに、第２の記憶回路が第３信号を記憶すること
を許可する。そして、第１の記憶回路が第１信号を記憶
し、また、第２の記憶回路が第３信号を記憶したとき
に、第２の一致信号発生回路が第４信号を出力して、ク
ロックの発振を停止させる。 【００１１】 【実施例】以下に、本発明をその実施例を示す図面に基
づき説明する。 実施例１．図１は、本発明に係るクロック発生回路の１
実施例の構成を示したブロック図である。このクロック
発生回路５ａは、セラミック振動子３６により発振する
クロック発振器２３を有している。クロック発振器２３
は、セラミック振動子３６の両端が、それぞれ他端が接
地された負荷容量Ｃ１，Ｃ２に接続され、セラミック振
動子３６と負荷容量Ｃ２との接続点はクロック出力端子
Ｘout に、セラミック振動子３６と負荷容量Ｃ１との接
続点はＮＡＮＤ回路３７の一方の入力端子に接続され、
ＮＡＮＤ回路３７の出力端子はダンピング抵抗Ｒを介し
てクロック出力端子Ｘout に接続されている。セラミッ
ク振動子３６はＮＡＮＤ回路３７へ正帰還を与えるよう
になっている。 【００１２】クロック発生回路５は、また、クロック発
振器２３のＮＡＮＤ回路３７の他方の入力端子が一致信
号発生回路２１ｂに接続され、一致信号発生回路２１ｂ
は、マイクロコンピュータ１ａのＣＰＵ２とデータバス
ＤＢを介して接続された例えば１６ビットのレジスタ２
１ａとビット毎に接続されている。レジスタ２１ａは、
図２に示すように、Ｄラッチ４０が例えば１６ビット分
並んだレジスタであり、各ビットのＲ入力端子及びＷＥ
（Write Enable）入力端子は、それぞれ共通接続されて
いる。 【００１３】レジスタ２１ａの各ビットのＲ入力端子
は、マイクロコンピュータ１ａの外部からのクロック発
振要求１２ａ〜１２ｃ及び内部からのクロック発振要求
１３ａ〜１３ｃの何れかの入力によりクロック発振要求
信号を出力するクロック発振要求信号生成部１５の出力
端子に接続されている。レジスタ２１ａの各ビットのＷ
Ｅ入力端子は、ゲート回路（ＡＮＤ回路）２５ａの出力
端子に接続され、ゲート回路２５ａの一方の入力端子
は、アドレスデコーダ２１の出力端子に接続され、アド
レスデコーダ２１はマイクロコンピュータ１ａのアドレ
スバスＡＢに接続されている。 【００１４】ゲート回路２５ａの他方の入力端子は、一
致信号発生回路２２ｂに接続され、一致信号発生回路２
２ｂは、マイクロコンピュータ１ａのＣＰＵ２とデータ
バスＤＢを介して接続された例えば１６ビットのレジス
タ２２ａとビット毎に接続されている。レジスタ２２ａ
は、レジスタ２１ａと同様に、図２に示すように、Ｄラ
ッチ４０が例えば１６ビット分並んだレジスタであり、
各ビットのＲ入力端子及びＷＥ入力端子は、それぞれ共
通接続されている。 【００１５】レジスタ２２ａの各ビットのＲ入力端子
は、マイクロコンピュータ１ａの外部からのクロック発
振要求１２ａ〜１２ｃ及び内部からのクロック発振要求
１３ａ〜１３ｃの何れかの入力によりクロック発振要求
信号を出力するクロック発振要求信号生成部１５の出力
端子に接続されている。レジスタ２２ａの各ビットのＷ
Ｅ入力端子は、アドレスデコーダ２２の出力端子に接続
され、アドレスデコーダ２２はマイクロコンピュータ１
ａのアドレスバスＡＢに接続されている。 【００１６】クロック出力端子Ｘout から出力された発
振電圧は、分周回路４において、マイクロコンピュータ
１ａのクロック周波数に分周され、ＣＰＵ２へ与えられ
る。ＣＰＵ２は、クロックの周期に合わせて、データバ
スＤＢを介して、メモリ３及び周辺装置とデータの授受
を行い、演算処理を行う。 【００１７】図３は、一致信号発生回路の構成例を示し
たブロック図である。この一致信号発生回路は、例え
ば、４ビットの信号“１，０，１，０”の一致を検出す
る場合、“０”のビットの出力はインバータ４１，４２
で反転し、全４ビットを“１”に変換して、ＡＮＤ回路
４３へ入力し、その出力信号“１”を一致信号としてい
る。これは、４ビット以外（例えば１６ビット）でも同
様である。また、“０”の一致信号が必要な場合は、Ａ
ＮＤ回路４３をＮＡＮＤ回路に置き換えれば良い。 【００１８】このような構成のクロック発生回路５ａの
動作を以下に説明する。マイクロコンピュータ１ａの外
部からのクロック発振要求１２ａ〜１２ｃ及び内部から
のクロック発振要求１３ａ〜１３ｃの何れかの入力によ
り、クロック発振要求信号生成部１５は、クロック発振
要求信号“１”をレジスタ２１ａ及びレジスタ２２ａの
Ｒ入力端子へ入力する。これにより、レジスタ２１ａ及
びレジスタ２２ａはリセットされる。このため、一致信
号発生回路２１ｂ及び一致信号発生回路２２ｂは、それ
ぞれ設定された信号とレジスタ２１ａ及びレジスタ２２
ａの記憶内容とが一致せず、一致信号発生回路２１ｂは
“１”を、一致信号発生回路２２ｂは“０”を出力する
状態になる。 【００１９】この結果、一致信号発生回路２１ｂの出力
信号“１”により、ＮＡＮＤ回路３７及びダンピング抵
抗Ｒが、セラミック振動子３６へセラミック振動子３６
固有の共振周波数の電圧を与え、これによってセラミッ
ク振動子３６に生じる共振起電圧を持続発振させる。こ
の発振電圧は、分周回路４において、マイクロコンピュ
ータ１ａのクロック周波数に分周され、ＣＰＵ２へ与え
られて、マイクロコンピュータ１ａが起動する。また、
ゲート回路２５ａの他方の入力端子へは、一致信号発生
回路２２ｂの出力信号“０”が入力され、ゲート回路２
５ａの出力は“０”である。 【００２０】マイクロコンピュータ１ａの動作が不要に
なったとき、ＣＰＵ２は、まず、メモリ３に記憶させて
あるクロック発振停止命令ＯＰ４を実行し、アドレスバ
スＡＢを介して、アドレスデコーダ２２へレジスタ２２
ａのアドレス値を送り、データバスＤＢを介して、所定
のクロック発振停止信号をレジスタ２２ａへ送る。この
とき、アドレスデコーダ２２は、送られてきたアドレス
値がレジスタ２２ａのアドレス値であれば、レジスタ２
２ａのＷＥ入力端子に出力信号“１”を与え、レジスタ
２２ａを書込み可能状態にする。レジスタ２２ａは、書
込み可能状態になったときに、所定のクロック発振停止
信号を記憶する。 【００２１】一致信号発生回路２２ｂは、レジスタ２２
ａが記憶している所定のクロック発振停止信号が、自己
に設定された信号と一致するとき、一致信号“１”を出
力し、ゲート回路２５ａの他方の入力端子へ与える。こ
のとき、アドレスデコーダ２１には、所定のアドレス値
が送られていないので、ゲート回路２５ａの一方の入力
端子へは“０”が入力されている。従って、ゲート回路
２５ａの出力は“０”の状態を続ける。 【００２２】そのため、レジスタ２１ａの状態は変化せ
ず、一致信号発生回路２１ｂは“１”を出力する状態を
続け、セラミック振動子３６は発振を停止しない。ま
た、このとき、マイクロコンピュータ１ａの外部からの
クロック発振要求１２ａ〜１２ｃ及び内部からのクロッ
ク発振要求１３ａ〜１３ｃの何れかの入力により、クロ
ック発振要求信号生成部１５が、クロック発振要求信号
“１”を出力すると、レジスタ２２ａはリセットされ、
一致信号発生回路２２ｂの出力は“０”に戻る。 【００２３】次に、ＣＰＵ２は、メモリ３に記憶させて
あるクロック発振停止命令ＯＰ５を実行し、アドレスバ
スＡＢを介して、アドレスデコーダ２１へレジスタ２１
ａのアドレス値を送り、データバスＤＢを介して、所定
のクロック発振停止信号をレジスタ２１ａへ送る。尚、
このクロック発振停止信号は、上述のレジスタ２２ａへ
送られるクロック発振停止信号と同一であっても又相違
していても構わない。アドレスデコーダ２１は、送られ
て来たアドレス値がレジスタ２１ａのアドレス値であれ
ば、信号“１”をゲート回路２５ａへ出力する。このと
き、ゲート回路２５ａの他方の入力端子へも“１”が入
力されているので、ゲート回路２５ａは、レジスタ２１
ａのＷＥ入力端子に出力信号“１”を与え、レジスタ２
１ａを書込み可能状態にする。レジスタ２１ａは、書込
み可能状態になったときに、所定のクロック発振停止信
号を記憶する。 【００２４】一致信号発生回路２１ｂは、レジスタ２１
ａが記憶している所定のクロック発振停止信号が、自己
に設定された信号と一致するとき、一致信号“０”を出
力する。この結果、ＮＡＮＤ回路３７の出力は“１”に
なって安定し、セラミック振動子３６の共振を停止させ
る。これにより、ＣＰＵ２へクロックが供給されなくな
り、マイクロコンピュータ１ａは動作を停止する。 【００２５】尚、上述の実施例では、レジスタ２２ａ及
びレジスタ２１ａをそれぞれ複数ビットで構成している
が、それぞれ１ビットでも良く、また、レジスタの中の
１つ以上の特定ビットが予め定められた値になっている
ときに、一致信号を発生するようにしてあっても良い。
また、レジスタ２２ａ及びレジスタ２１ａへ記憶させる
それぞれの所定のクロック発振停止信号は各１種類であ
る必要はなく、それぞれ複数種類であっても良い。ま
た、上述の実施例では、レジスタを使用しているが、状
態信号値を保持できる手段であれば、他の記憶手段であ
っても良い。 【００２６】 【発明の効果】本発明に係るクロック発生回路によれ
ば、ＣＰＵの暴走時に偶然にクロックの発振を停止させ
る可能性が小さくなる。
が作動するのに必要なクロックを生成する為のクロック
発生回路の改良に関するものである。 【０００２】 【従来の技術】機器に組み込まれたマイクロコンピュー
タ（マイクロコントローラ）では、低消費電力を実現す
るために、不要なときに作動しないように、クロックの
発振を停止させる機能を備えており、一般には、ＣＰＵ
が出力する信号でクロックの発振を停止させるようにな
っている。 【０００３】図４は、従来のこのようなマイクロコンピ
ュータに備えられたクロック発生回路の１例の構成を示
すブロック図である。このクロック発生回路５は、セラ
ミック振動子３６により発振するクロック発振器２３を
有している。クロック発振器２３は、セラミック振動子
３６の両端が、それぞれ他端が接地された負荷容量Ｃ
１，Ｃ２に接続され、セラミック振動子３６と負荷容量
Ｃ２との接続点はクロック出力端子Ｘout に、セラミッ
ク振動子３６と負荷容量Ｃ１との接続点はＮＡＮＤ回路
３７の一方の入力端子に接続され、ＮＡＮＤ回路３７の
出力端子はダンピング抵抗Ｒを介してクロック出力端子
Ｘout に接続されている。セラミック振動子３６はＮＡ
ＮＤ回路３７へ正帰還を与えるようになっている。 【０００４】クロック発生回路５は、また、クロック発
振器２３のＮＡＮＤ回路３７の他方の入力端子がＲ−Ｓ
フリップフロップ３５のＱ出力端子に接続され、Ｒ−Ｓ
フリップフロップ３５のＳ入力端子は、マイクロコンピ
ュータ１の外部からのクロック発振要求１２ａ〜１２ｃ
及び内部からのクロック発振要求１３ａ〜１３ｃの何れ
かの入力によりクロック発振要求信号を出力するクロッ
ク発振要求信号生成部１５に接続されている。Ｒ−Ｓフ
リップフロップ３５のＲ入力端子は、マイクロコンピュ
ータ１のデータバスＤＢに接続されている。クロック出
力端子Ｘout から出力された発振電圧は、分周回路４に
おいて、マイクロコンピュータ１のクロック周波数に分
周され、ＣＰＵ２へ与えられる。ＣＰＵ２は、クロック
の周期に合わせて、データバスＤＢを介して、メモリ３
及び周辺装置とデータの授受を行い、演算処理を行う。 【０００５】このような構成のクロック発生回路５及び
マイクロコンピュータ１の動作を以下に説明する。マイ
クロコンピュータ１の外部からのクロック発振要求１２
ａ〜１２ｃ及び内部からのクロック発振要求１３ａ〜１
３ｃの何れかの入力により、クロック発振要求信号生成
部１５は、クロック発振要求信号“１”をＲ−Ｓフリッ
プフロップ３５のＳ入力端子へ入力する。これにより、
Ｒ−Ｓフリップフロップ３５のＱ出力端子は“１”を出
力する状態になる。この結果、ＮＡＮＤ回路３７及びダ
ンピング抵抗Ｒが、セラミック振動子３６へセラミック
振動子３６固有の共振周波数の電圧を与え、これによっ
てセラミック振動子３６に生じる共振起電圧を持続発振
させる。この発振電圧は、分周回路４において、マイク
ロコンピュータ１のクロック周波数に分周され、ＣＰＵ
２へ与えられて、マイクロコンピュータ１が起動する。 【０００６】マイクロコンピュータ１の動作が不要にな
ったとき、ＣＰＵ２は、メモリ３に記憶させてあるクロ
ック発振停止命令ＯＰ１を実行し、データバスＤＢを介
して、クロック発振停止信号“１”をＲ−Ｓフリップフ
ロップ３５のＲ入力端子へ入力する。これにより、Ｒ−
Ｓフリップフロップ３５のＱ出力端子は“０”を出力す
る状態になる。この結果、ＮＡＮＤ回路３７の出力は
“１”になって安定し、セラミック振動子３６の共振を
停止させる。そのため、ＣＰＵ２へクロックが供給され
なくなり、マイクロコンピュータ１は動作を停止する。 【０００７】 【発明が解決しようとする課題】ところが、ＣＰＵ２
は、暴走したとき、命令の先頭アドレス以外のアドレス
を先頭アドレスとして実行したり、通常は実行されない
データ領域のデータをプログラムと見做して実行する
等、通常では、予期されない動作を行うことがある。こ
のため、例えば、データ領域に偶然クロック発振停止命
令ＯＰ１と同じコードのデータがあれば、それをクロッ
ク発振停止命令ＯＰ１として実行してクロックが停止さ
れる。これは特にＣＰＵ２が暴走中のクロック停止であ
るため、永久に正常動作に復帰できない事態に陥る可能
性が生じて来る。このような事態を避けるために、既に
「特開平３−１４８７３１号」、「特開平５−１８１６
９７」、「特開平５−３５５３０号」等の提案がなされ
ているが、本発明は、また別の提案をなすものである。 【０００８】本発明では、ＣＰＵが出力する第１信号を
記憶する第１の記憶回路と、第１の記憶回路の記憶内容
と自己に設定された所定の信号とが一致したときに、ク
ロックの発振を停止させることを許可するための第２信
号を出力する第１の一致信号発生回路と、ＣＰＵが出力
する第３信号を記憶する第２の記憶回路と、第２の記憶
回路の記憶内容と自己に設定された所定の信号とが一致
したときに、クロックの発振を停止させるための第４信
号を出力する第２の一致信号発生回路と、第１の一致信
号発生回路が出力する第２信号を入力とし、第２信号が
入力されたときに、第２の記憶回路が第３信号を記憶す
ることを許可するゲート回路とを設けることにより、Ｃ
ＰＵの暴走時に偶然にクロックの発振を停止させる可能
性が小さいクロック発生回路を提供することを目的とす
る。 【０００９】 【課題を解決するための手段】本発明に係るクロック発
生回路は、ＣＰＵが出力する信号によりクロック発振器
のクロックの発振を停止させるクロック発生回路におい
て、ＣＰＵが出力する第１信号を記憶する第１の記憶回
路と、第１の記憶回路の記憶内容と自己に設定された所
定の信号とが一致したときに、クロックの発振を停止さ
せることを許可するための第２信号を出力する第１の一
致信号発生回路と、ＣＰＵが出力する第３信号を記憶す
る第２の記憶回路と、第２の記憶回路の記憶内容と自己
に設定された所定の信号とが一致したときに、クロック
の発振を停止させるための第４信号を出力する第２の一
致信号発生回路と、第１の一致信号発生回路が出力する
第２信号を入力とし、第２信号が入力されたときに、第
２の記憶回路が第３信号を記憶することを許可するゲー
ト回路とを備え、第１の記憶回路が第１信号を記憶し、
また、第２の記憶回路が第３信号を記憶したときに、第
２の一致信号発生回路が第４信号を出力すべくなしたこ
とを特徴とする。 【００１０】 【作用】本発明に係るクロック発生回路では、第１の記
憶回路はＣＰＵが出力する第１信号を記憶し、第１の一
致信号発生回路は、第１の記憶回路の記憶内容と自己に
設定された所定の信号とが一致したときに、クロックの
発振を停止させることを許可するための第２信号を出力
する。また、第２の記憶回路はＣＰＵが出力する第３信
号を記憶し、第２の一致信号発生回路は、第２の記憶回
路の記憶内容と自己に設定された所定の信号とが一致し
たときに、クロックの発振を停止させるための第４信号
を出力する。また、ゲート回路は、第１の一致信号発生
回路が出力する第２信号を入力とし、第２信号が入力さ
れたときに、第２の記憶回路が第３信号を記憶すること
を許可する。そして、第１の記憶回路が第１信号を記憶
し、また、第２の記憶回路が第３信号を記憶したとき
に、第２の一致信号発生回路が第４信号を出力して、ク
ロックの発振を停止させる。 【００１１】 【実施例】以下に、本発明をその実施例を示す図面に基
づき説明する。 実施例１．図１は、本発明に係るクロック発生回路の１
実施例の構成を示したブロック図である。このクロック
発生回路５ａは、セラミック振動子３６により発振する
クロック発振器２３を有している。クロック発振器２３
は、セラミック振動子３６の両端が、それぞれ他端が接
地された負荷容量Ｃ１，Ｃ２に接続され、セラミック振
動子３６と負荷容量Ｃ２との接続点はクロック出力端子
Ｘout に、セラミック振動子３６と負荷容量Ｃ１との接
続点はＮＡＮＤ回路３７の一方の入力端子に接続され、
ＮＡＮＤ回路３７の出力端子はダンピング抵抗Ｒを介し
てクロック出力端子Ｘout に接続されている。セラミッ
ク振動子３６はＮＡＮＤ回路３７へ正帰還を与えるよう
になっている。 【００１２】クロック発生回路５は、また、クロック発
振器２３のＮＡＮＤ回路３７の他方の入力端子が一致信
号発生回路２１ｂに接続され、一致信号発生回路２１ｂ
は、マイクロコンピュータ１ａのＣＰＵ２とデータバス
ＤＢを介して接続された例えば１６ビットのレジスタ２
１ａとビット毎に接続されている。レジスタ２１ａは、
図２に示すように、Ｄラッチ４０が例えば１６ビット分
並んだレジスタであり、各ビットのＲ入力端子及びＷＥ
（Write Enable）入力端子は、それぞれ共通接続されて
いる。 【００１３】レジスタ２１ａの各ビットのＲ入力端子
は、マイクロコンピュータ１ａの外部からのクロック発
振要求１２ａ〜１２ｃ及び内部からのクロック発振要求
１３ａ〜１３ｃの何れかの入力によりクロック発振要求
信号を出力するクロック発振要求信号生成部１５の出力
端子に接続されている。レジスタ２１ａの各ビットのＷ
Ｅ入力端子は、ゲート回路（ＡＮＤ回路）２５ａの出力
端子に接続され、ゲート回路２５ａの一方の入力端子
は、アドレスデコーダ２１の出力端子に接続され、アド
レスデコーダ２１はマイクロコンピュータ１ａのアドレ
スバスＡＢに接続されている。 【００１４】ゲート回路２５ａの他方の入力端子は、一
致信号発生回路２２ｂに接続され、一致信号発生回路２
２ｂは、マイクロコンピュータ１ａのＣＰＵ２とデータ
バスＤＢを介して接続された例えば１６ビットのレジス
タ２２ａとビット毎に接続されている。レジスタ２２ａ
は、レジスタ２１ａと同様に、図２に示すように、Ｄラ
ッチ４０が例えば１６ビット分並んだレジスタであり、
各ビットのＲ入力端子及びＷＥ入力端子は、それぞれ共
通接続されている。 【００１５】レジスタ２２ａの各ビットのＲ入力端子
は、マイクロコンピュータ１ａの外部からのクロック発
振要求１２ａ〜１２ｃ及び内部からのクロック発振要求
１３ａ〜１３ｃの何れかの入力によりクロック発振要求
信号を出力するクロック発振要求信号生成部１５の出力
端子に接続されている。レジスタ２２ａの各ビットのＷ
Ｅ入力端子は、アドレスデコーダ２２の出力端子に接続
され、アドレスデコーダ２２はマイクロコンピュータ１
ａのアドレスバスＡＢに接続されている。 【００１６】クロック出力端子Ｘout から出力された発
振電圧は、分周回路４において、マイクロコンピュータ
１ａのクロック周波数に分周され、ＣＰＵ２へ与えられ
る。ＣＰＵ２は、クロックの周期に合わせて、データバ
スＤＢを介して、メモリ３及び周辺装置とデータの授受
を行い、演算処理を行う。 【００１７】図３は、一致信号発生回路の構成例を示し
たブロック図である。この一致信号発生回路は、例え
ば、４ビットの信号“１，０，１，０”の一致を検出す
る場合、“０”のビットの出力はインバータ４１，４２
で反転し、全４ビットを“１”に変換して、ＡＮＤ回路
４３へ入力し、その出力信号“１”を一致信号としてい
る。これは、４ビット以外（例えば１６ビット）でも同
様である。また、“０”の一致信号が必要な場合は、Ａ
ＮＤ回路４３をＮＡＮＤ回路に置き換えれば良い。 【００１８】このような構成のクロック発生回路５ａの
動作を以下に説明する。マイクロコンピュータ１ａの外
部からのクロック発振要求１２ａ〜１２ｃ及び内部から
のクロック発振要求１３ａ〜１３ｃの何れかの入力によ
り、クロック発振要求信号生成部１５は、クロック発振
要求信号“１”をレジスタ２１ａ及びレジスタ２２ａの
Ｒ入力端子へ入力する。これにより、レジスタ２１ａ及
びレジスタ２２ａはリセットされる。このため、一致信
号発生回路２１ｂ及び一致信号発生回路２２ｂは、それ
ぞれ設定された信号とレジスタ２１ａ及びレジスタ２２
ａの記憶内容とが一致せず、一致信号発生回路２１ｂは
“１”を、一致信号発生回路２２ｂは“０”を出力する
状態になる。 【００１９】この結果、一致信号発生回路２１ｂの出力
信号“１”により、ＮＡＮＤ回路３７及びダンピング抵
抗Ｒが、セラミック振動子３６へセラミック振動子３６
固有の共振周波数の電圧を与え、これによってセラミッ
ク振動子３６に生じる共振起電圧を持続発振させる。こ
の発振電圧は、分周回路４において、マイクロコンピュ
ータ１ａのクロック周波数に分周され、ＣＰＵ２へ与え
られて、マイクロコンピュータ１ａが起動する。また、
ゲート回路２５ａの他方の入力端子へは、一致信号発生
回路２２ｂの出力信号“０”が入力され、ゲート回路２
５ａの出力は“０”である。 【００２０】マイクロコンピュータ１ａの動作が不要に
なったとき、ＣＰＵ２は、まず、メモリ３に記憶させて
あるクロック発振停止命令ＯＰ４を実行し、アドレスバ
スＡＢを介して、アドレスデコーダ２２へレジスタ２２
ａのアドレス値を送り、データバスＤＢを介して、所定
のクロック発振停止信号をレジスタ２２ａへ送る。この
とき、アドレスデコーダ２２は、送られてきたアドレス
値がレジスタ２２ａのアドレス値であれば、レジスタ２
２ａのＷＥ入力端子に出力信号“１”を与え、レジスタ
２２ａを書込み可能状態にする。レジスタ２２ａは、書
込み可能状態になったときに、所定のクロック発振停止
信号を記憶する。 【００２１】一致信号発生回路２２ｂは、レジスタ２２
ａが記憶している所定のクロック発振停止信号が、自己
に設定された信号と一致するとき、一致信号“１”を出
力し、ゲート回路２５ａの他方の入力端子へ与える。こ
のとき、アドレスデコーダ２１には、所定のアドレス値
が送られていないので、ゲート回路２５ａの一方の入力
端子へは“０”が入力されている。従って、ゲート回路
２５ａの出力は“０”の状態を続ける。 【００２２】そのため、レジスタ２１ａの状態は変化せ
ず、一致信号発生回路２１ｂは“１”を出力する状態を
続け、セラミック振動子３６は発振を停止しない。ま
た、このとき、マイクロコンピュータ１ａの外部からの
クロック発振要求１２ａ〜１２ｃ及び内部からのクロッ
ク発振要求１３ａ〜１３ｃの何れかの入力により、クロ
ック発振要求信号生成部１５が、クロック発振要求信号
“１”を出力すると、レジスタ２２ａはリセットされ、
一致信号発生回路２２ｂの出力は“０”に戻る。 【００２３】次に、ＣＰＵ２は、メモリ３に記憶させて
あるクロック発振停止命令ＯＰ５を実行し、アドレスバ
スＡＢを介して、アドレスデコーダ２１へレジスタ２１
ａのアドレス値を送り、データバスＤＢを介して、所定
のクロック発振停止信号をレジスタ２１ａへ送る。尚、
このクロック発振停止信号は、上述のレジスタ２２ａへ
送られるクロック発振停止信号と同一であっても又相違
していても構わない。アドレスデコーダ２１は、送られ
て来たアドレス値がレジスタ２１ａのアドレス値であれ
ば、信号“１”をゲート回路２５ａへ出力する。このと
き、ゲート回路２５ａの他方の入力端子へも“１”が入
力されているので、ゲート回路２５ａは、レジスタ２１
ａのＷＥ入力端子に出力信号“１”を与え、レジスタ２
１ａを書込み可能状態にする。レジスタ２１ａは、書込
み可能状態になったときに、所定のクロック発振停止信
号を記憶する。 【００２４】一致信号発生回路２１ｂは、レジスタ２１
ａが記憶している所定のクロック発振停止信号が、自己
に設定された信号と一致するとき、一致信号“０”を出
力する。この結果、ＮＡＮＤ回路３７の出力は“１”に
なって安定し、セラミック振動子３６の共振を停止させ
る。これにより、ＣＰＵ２へクロックが供給されなくな
り、マイクロコンピュータ１ａは動作を停止する。 【００２５】尚、上述の実施例では、レジスタ２２ａ及
びレジスタ２１ａをそれぞれ複数ビットで構成している
が、それぞれ１ビットでも良く、また、レジスタの中の
１つ以上の特定ビットが予め定められた値になっている
ときに、一致信号を発生するようにしてあっても良い。
また、レジスタ２２ａ及びレジスタ２１ａへ記憶させる
それぞれの所定のクロック発振停止信号は各１種類であ
る必要はなく、それぞれ複数種類であっても良い。ま
た、上述の実施例では、レジスタを使用しているが、状
態信号値を保持できる手段であれば、他の記憶手段であ
っても良い。 【００２６】 【発明の効果】本発明に係るクロック発生回路によれ
ば、ＣＰＵの暴走時に偶然にクロックの発振を停止させ
る可能性が小さくなる。
【図面の簡単な説明】
【図１】 本発明に係るクロック発生回路の１実施例の
構成を示したブロック図である。 【図２】 本発明に係るクロック発生回路のレジスタの
構成例を示したブロック図である。 【図３】 一致信号発生回路の構成例を示したブロック
図である。 【図４】 従来のクロック発生回路の１例の構成を示し
たブロック図である。 【符号の説明】 １ａ マイクロコンピュータ、２ ＣＰＵ、３ メモ
リ、５ａ クロック発生回路、１５ クロック発振要求
信号生成部、２１，２２ アドレスデコーダ、２１ａ，
２２ａ レジスタ、２１ｂ，２２ｂ 一致信号発生回
路、２３ クロック発振器、２５ａ ゲート回路、３６
セラミック振動子。
構成を示したブロック図である。 【図２】 本発明に係るクロック発生回路のレジスタの
構成例を示したブロック図である。 【図３】 一致信号発生回路の構成例を示したブロック
図である。 【図４】 従来のクロック発生回路の１例の構成を示し
たブロック図である。 【符号の説明】 １ａ マイクロコンピュータ、２ ＣＰＵ、３ メモ
リ、５ａ クロック発生回路、１５ クロック発振要求
信号生成部、２１，２２ アドレスデコーダ、２１ａ，
２２ａ レジスタ、２１ｂ，２２ｂ 一致信号発生回
路、２３ クロック発振器、２５ａ ゲート回路、３６
セラミック振動子。
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フロントページの続き
(56)参考文献 特開 平５−224966（ＪＰ，Ａ)
特開 平１−123333（ＪＰ，Ａ)
特開 平３−148731（ＪＰ，Ａ)
特開 平８−36499（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 301
G06F 11/00 350
H03B 5/30
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＣＰＵが出力する信号によりクロック発
振器のクロックの発振を停止させるクロック発生回路に
おいて、 ＣＰＵが出力する第１信号を記憶する第１の記憶回路
と、第１の記憶回路の記憶内容と自己に設定された所定
の信号とが一致したときに、クロックの発振を停止させ
ることを許可するための第２信号を出力する第１の一致
信号発生回路と、ＣＰＵが出力する第３信号を記憶する
第２の記憶回路と、第２の記憶回路の記憶内容と自己に
設定された所定の信号とが一致したときに、クロックの
発振を停止させるための第４信号を出力する第２の一致
信号発生回路と、第１の一致信号発生回路が出力する第
２信号を入力とし、第２信号が入力されたときに、第２
の記憶回路が第３信号を記憶することを許可するゲート
回路とを備え、第１の記憶回路が第１信号を記憶し、ま
た、第２の記憶回路が第３信号を記憶したときに、第２
の一致信号発生回路が第４信号を出力すべくなしたこと
を特徴とするクロック発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31094294A JP3398788B2 (ja) | 1994-12-14 | 1994-12-14 | クロック発生回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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ID=18011248
Family Applications (1)
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|---|---|---|---|
| JP31094294A Expired - Fee Related JP3398788B2 (ja) | 1994-12-14 | 1994-12-14 | クロック発生回路 |
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| JP (1) | JP3398788B2 (ja) |
| KR (1) | KR100194969B1 (ja) |
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- 1995-12-05 KR KR1019950046738A patent/KR100194969B1/ko not_active IP Right Cessation
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