JP3469827B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関す
る。
る。
【０００２】
【従来の技術】図１は一般的なＰＬＬ回路を示す回路ブ
ロック図である。尚、図１はマイクロコンピュータに使
用されるものとする。
ロック図である。尚、図１はマイクロコンピュータに使
用されるものとする。
【０００３】図１において、発振器（１）は基準周波数
信号Ａを発生するものであり、発振振動子（２）、コン
デンサ（３）（４）が外部接続される。例えば、基準周
波数信号Ａが３２ＫＨｚの場合、発振振動子（２）とし
て水晶振動子が使用される。位相比較器（５）は、基準
周波数信号Ａと後述する分周器からの分周信号との位相
を比較し、基準周波数信号Ａと分周信号との間における
位相進み又は位相遅れに応じて位相比較信号ａ，ｂを出
力するものである。Ｐチャンネル型ＭＯＳＦＥＴ（６）
及びＮチャンネル型ＭＯＳＦＥＴ（７）は電源Ｖｄｄと
接地Ｖｓｓとの間に直列接続され、Ｐチャンネル型ＭＯ
ＳＦＥＴ（６）のゲートはインバータ（８）を介して位
相比較器（５）の出力端ａと接続され、Ｎチャンネル型
ＭＯＳＦＥＴ（７）のゲートは位相比較器（５）の出力
端ｂと接続される。Ｐチャンネル型ＭＯＳＦＥＴ（６）
及びＮチャンネル型ＭＯＳＦＥＴ（７）の共通ドレイン
接続点と接地Ｖｓｓとの間には時定数回路として抵抗
（９）及びコンデンサ（１０）が直列接続される。即
ち、Ｐチャンネル型ＭＯＳＦＥＴ（６）、Ｎチャンネル
型ＭＯＳＦＥＴ（７）、抵抗（９）及びコンデンサ（１
０）は充放電回路を構成する。電圧制御発振器（１１）
は、抵抗（９）及びコンデンサ（１０）の接続点に現れ
る充放電電圧が供給され、当該電圧レベルに応じた周波
数信号Ｂを発生するものである。電圧制御発振器（１
１）は、入力電圧の上昇に伴い出力周波数も上昇し、入
力電圧の下降に伴い出力周波数も下降する特性を有して
いる。前述した分周器（１２）は、電圧制御発振器（１
１）の周波数信号Ｂを所定分周し、基準周波数信号Ａと
等しい周波数の分周信号を得るものである。位相比較器
（５）、充放電回路（６）（７）（９）（１０）、電圧
制御発振器（１１）、分周器（１２）は負帰還ループを
形成し、基準周波数信号Ａ及び分周信号の位相ずれは補
正され一致する様に作用する。例えば、発振器（１）の
基準周波数信号Ａが３２ＫＨｚ、電圧制御発振器（１
１）の周波数信号Ｂが１４ＭＨｚの場合、分周器（１
２）の分周数は４３２となる。以上より、基準周波数信
号Ａに位相が一致した周波数信号Ｂを得ることができ
る。
信号Ａを発生するものであり、発振振動子（２）、コン
デンサ（３）（４）が外部接続される。例えば、基準周
波数信号Ａが３２ＫＨｚの場合、発振振動子（２）とし
て水晶振動子が使用される。位相比較器（５）は、基準
周波数信号Ａと後述する分周器からの分周信号との位相
を比較し、基準周波数信号Ａと分周信号との間における
位相進み又は位相遅れに応じて位相比較信号ａ，ｂを出
力するものである。Ｐチャンネル型ＭＯＳＦＥＴ（６）
及びＮチャンネル型ＭＯＳＦＥＴ（７）は電源Ｖｄｄと
接地Ｖｓｓとの間に直列接続され、Ｐチャンネル型ＭＯ
ＳＦＥＴ（６）のゲートはインバータ（８）を介して位
相比較器（５）の出力端ａと接続され、Ｎチャンネル型
ＭＯＳＦＥＴ（７）のゲートは位相比較器（５）の出力
端ｂと接続される。Ｐチャンネル型ＭＯＳＦＥＴ（６）
及びＮチャンネル型ＭＯＳＦＥＴ（７）の共通ドレイン
接続点と接地Ｖｓｓとの間には時定数回路として抵抗
（９）及びコンデンサ（１０）が直列接続される。即
ち、Ｐチャンネル型ＭＯＳＦＥＴ（６）、Ｎチャンネル
型ＭＯＳＦＥＴ（７）、抵抗（９）及びコンデンサ（１
０）は充放電回路を構成する。電圧制御発振器（１１）
は、抵抗（９）及びコンデンサ（１０）の接続点に現れ
る充放電電圧が供給され、当該電圧レベルに応じた周波
数信号Ｂを発生するものである。電圧制御発振器（１
１）は、入力電圧の上昇に伴い出力周波数も上昇し、入
力電圧の下降に伴い出力周波数も下降する特性を有して
いる。前述した分周器（１２）は、電圧制御発振器（１
１）の周波数信号Ｂを所定分周し、基準周波数信号Ａと
等しい周波数の分周信号を得るものである。位相比較器
（５）、充放電回路（６）（７）（９）（１０）、電圧
制御発振器（１１）、分周器（１２）は負帰還ループを
形成し、基準周波数信号Ａ及び分周信号の位相ずれは補
正され一致する様に作用する。例えば、発振器（１）の
基準周波数信号Ａが３２ＫＨｚ、電圧制御発振器（１
１）の周波数信号Ｂが１４ＭＨｚの場合、分周器（１
２）の分周数は４３２となる。以上より、基準周波数信
号Ａに位相が一致した周波数信号Ｂを得ることができ
る。
【０００４】システムクロック選択回路（１４）は、発
振器（１）の基準周波数信号Ａ、電圧制御発振器（１
１）の周波数信号Ｂ、ＲＣ発振器（１３）の周波数信号
Ｃが供給され、周波数信号Ａ、Ｂ、Ｃの何れか１つを選
択してマイクロコンピュータを動作させる為のシステム
クロックを作成出力するものである。尚、ＲＣ発振器
（１３）は発振安定時間が極めて短い為、周波数信号Ｃ
は電源投入時に選択される。周波数信号Ｂは、電源が定
常状態に達した時点で周波数信号に代えて選択される。
基準周波数信号Ａはマイクロコンピュータのスタンバイ
動作実行時、計時動作実行時等に選択される。
振器（１）の基準周波数信号Ａ、電圧制御発振器（１
１）の周波数信号Ｂ、ＲＣ発振器（１３）の周波数信号
Ｃが供給され、周波数信号Ａ、Ｂ、Ｃの何れか１つを選
択してマイクロコンピュータを動作させる為のシステム
クロックを作成出力するものである。尚、ＲＣ発振器
（１３）は発振安定時間が極めて短い為、周波数信号Ｃ
は電源投入時に選択される。周波数信号Ｂは、電源が定
常状態に達した時点で周波数信号に代えて選択される。
基準周波数信号Ａはマイクロコンピュータのスタンバイ
動作実行時、計時動作実行時等に選択される。
【０００５】ＲＯＭ（１５）は、不揮発性メモリであ
り、マイクロコンピュータの動作制御用プログラムデー
タ、テーブルデータ等が予め格納されたものである。
尚、ＲＯＭ（１５）は、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭの何れであってもよい。プログラムカウンタ
ＰＣ（１６）はＲＯＭ（１５）をアドレス指定するもの
である。インストラクションレジスタＩＲ（１７）はＲ
ＯＭ（１５）の読み出しデータを一時保持するものであ
る。インストラクションデコーダＩＤＥＣ（１８）はイ
ンストラクションレジスタＩＲ（１７）の保持内容を解
読し、演算動作を実行する為の制御信号等を発生するも
のである。ＲＡＭ（１９）は、ＳＲＡＭ等の揮発性メモ
リであり、制御信号に基づく演算結果等が順次格納され
る。レジスタ（２０）は、インストラクションデコーダ
ＩＤＥＣ（１８）の解読結果に従い、基準周波数信号
Ａ、周波数信号Ｂ、Ｃの何れか１つを選択する為の選択
データがセットされるものである。
り、マイクロコンピュータの動作制御用プログラムデー
タ、テーブルデータ等が予め格納されたものである。
尚、ＲＯＭ（１５）は、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭの何れであってもよい。プログラムカウンタ
ＰＣ（１６）はＲＯＭ（１５）をアドレス指定するもの
である。インストラクションレジスタＩＲ（１７）はＲ
ＯＭ（１５）の読み出しデータを一時保持するものであ
る。インストラクションデコーダＩＤＥＣ（１８）はイ
ンストラクションレジスタＩＲ（１７）の保持内容を解
読し、演算動作を実行する為の制御信号等を発生するも
のである。ＲＡＭ（１９）は、ＳＲＡＭ等の揮発性メモ
リであり、制御信号に基づく演算結果等が順次格納され
る。レジスタ（２０）は、インストラクションデコーダ
ＩＤＥＣ（１８）の解読結果に従い、基準周波数信号
Ａ、周波数信号Ｂ、Ｃの何れか１つを選択する為の選択
データがセットされるものである。
【０００６】図３は位相比較器（５）の具体例を示す回
路ブロック図である。
路ブロック図である。
【０００７】図３において、Ｄ型フリップフロップ（１
０１）のＤ端子には電源Ｖｄｄが常時供給され、Ｃ端子
には基準周波数信号Ａが供給される。即ち、Ｄ型フリッ
プフロップ（１０１）のＱ端子からは基準周波数信号Ａ
の立ち上がり変化毎にハイレベル（論理値「１」：５ボ
ルト）が出力される。Ｄ型フリップフロップ（１０２）
のＤ端子には電源Ｖｄｄが常時供給され、Ｃ端子には分
周信号が供給される。即ち、Ｄ型フリップフロップ（１
０２）のＱ端子からは分周信号の立ち上がり変化毎にハ
イレベル（論理値「１」：５ボルト）が出力される。Ｎ
ＡＮＤゲート（１０３）は、Ｄ型フリップフロップ（１
０１）（１０２）のＱ端子２出力の論理積を出力し、こ
の時の論理積信号ＤをＤ型フリップフロップ（１０１）
（１０２）のＲ端子に供給するものである。即ち、論理
積信号Ｄがローレベル（論理値「０」：０ボルト）の
時、Ｄ型フリップフロップ（１０１）（１０２）はリセ
ットされる。ＮＯＲゲート（１０４）は、Ｄ型フリップ
フロップ（１０１）の＊Ｑ端子出力とＤ型フリップフロ
ップ（１０２）のＱ端子出力の反転論理和を出力し、こ
の時の反転論理和信号Ｅをインバータ（１０５）を介し
てＰチャンネル型ＭＯＳＦＥＴ（６）のゲートに供給す
るものである。即ち、反転論理和信号Ｅがハイレベルの
時、Ｐチャンネル型ＭＯＳＦＥＴ（６）がオンし、充放
電回路は充電動作を開始する。ＮＯＲゲート（１０６）
は、Ｄ型フリップフロップ（１０１）のＱ端子出力とＤ
型フリップフロップ（１０２）の＊Ｑ端子出力の反転論
理和を出力し、この時の反転論理和信号ＦをＮチャンネ
ル型ＭＯＳＦＥＴ（７）のゲートに供給するものであ
る。即ち、反転論理和信号Ｆがハイレベルの時、Ｎチャ
ンネル型ＭＯＳＦＥＴ（７）がオンし、充放電回路は放
電動作を開始する。
０１）のＤ端子には電源Ｖｄｄが常時供給され、Ｃ端子
には基準周波数信号Ａが供給される。即ち、Ｄ型フリッ
プフロップ（１０１）のＱ端子からは基準周波数信号Ａ
の立ち上がり変化毎にハイレベル（論理値「１」：５ボ
ルト）が出力される。Ｄ型フリップフロップ（１０２）
のＤ端子には電源Ｖｄｄが常時供給され、Ｃ端子には分
周信号が供給される。即ち、Ｄ型フリップフロップ（１
０２）のＱ端子からは分周信号の立ち上がり変化毎にハ
イレベル（論理値「１」：５ボルト）が出力される。Ｎ
ＡＮＤゲート（１０３）は、Ｄ型フリップフロップ（１
０１）（１０２）のＱ端子２出力の論理積を出力し、こ
の時の論理積信号ＤをＤ型フリップフロップ（１０１）
（１０２）のＲ端子に供給するものである。即ち、論理
積信号Ｄがローレベル（論理値「０」：０ボルト）の
時、Ｄ型フリップフロップ（１０１）（１０２）はリセ
ットされる。ＮＯＲゲート（１０４）は、Ｄ型フリップ
フロップ（１０１）の＊Ｑ端子出力とＤ型フリップフロ
ップ（１０２）のＱ端子出力の反転論理和を出力し、こ
の時の反転論理和信号Ｅをインバータ（１０５）を介し
てＰチャンネル型ＭＯＳＦＥＴ（６）のゲートに供給す
るものである。即ち、反転論理和信号Ｅがハイレベルの
時、Ｐチャンネル型ＭＯＳＦＥＴ（６）がオンし、充放
電回路は充電動作を開始する。ＮＯＲゲート（１０６）
は、Ｄ型フリップフロップ（１０１）のＱ端子出力とＤ
型フリップフロップ（１０２）の＊Ｑ端子出力の反転論
理和を出力し、この時の反転論理和信号ＦをＮチャンネ
ル型ＭＯＳＦＥＴ（７）のゲートに供給するものであ
る。即ち、反転論理和信号Ｆがハイレベルの時、Ｎチャ
ンネル型ＭＯＳＦＥＴ（７）がオンし、充放電回路は放
電動作を開始する。
【０００８】以下、図３の位相比較動作を、図４及び図
５のタイムチャートを用いて説明する。尚、図４は基準
周波数信号Ａの位相が分周信号の位相より進んでいる場
合、図５は基準周波数信号Ａの位相が分周信号の位相よ
り遅れている場合を示す。
５のタイムチャートを用いて説明する。尚、図４は基準
周波数信号Ａの位相が分周信号の位相より進んでいる場
合、図５は基準周波数信号Ａの位相が分周信号の位相よ
り遅れている場合を示す。
【０００９】先ず、図４の状態の場合、基準周波数信号
Ａの立ち上がりに伴いＤ型フリップフロップ（１０１）
のＱ端子出力がハイレベルとなり、その後、分周信号の
立ち上がりに伴いＤ型フリップフロップ（１０２）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（１０３）の論理積信号
Ｄはローレベルとなり、Ｄ型フリップフロップ（１０
１）（１０２）はリセットされる。Ｄ型フリップフロッ
プ（１０１）（１０２）が共にリセットされた時点で、
ＮＡＮＤゲート（１０３）の論理積信号Ｄはハイレベル
となり、Ｄ型フリップフロップ（１０１）（１０２）は
リセット解除される。Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ハイレベル、ローレベル
となる期間、即ち、基準周波数信号Ａ及び分周信号の位
相差を表す期間だけ、ＮＯＲゲート（１０４）の論理和
信号Ｅがハイレベルとなる為、Ｐチャンネル型ＭＯＳＦ
ＥＴ（６）がオンし、充放電回路は抵抗（９）の抵抗値
及びコンデンサ（１０）の容量で定まる時定数に従って
充電動作を行う。これより、基準周波数信号Ａ及び分周
信号の間に位相差が存在する場合、位相比較器（５）
は、Ｐチャンネル型ＭＯＳＦＥＴ（６）を周期的にオン
させ、基準周波数信号Ａ及び分周信号の位相差を縮める
様に、分周信号の周波数を上昇させて最終的に一致させ
る。
Ａの立ち上がりに伴いＤ型フリップフロップ（１０１）
のＱ端子出力がハイレベルとなり、その後、分周信号の
立ち上がりに伴いＤ型フリップフロップ（１０２）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（１０３）の論理積信号
Ｄはローレベルとなり、Ｄ型フリップフロップ（１０
１）（１０２）はリセットされる。Ｄ型フリップフロッ
プ（１０１）（１０２）が共にリセットされた時点で、
ＮＡＮＤゲート（１０３）の論理積信号Ｄはハイレベル
となり、Ｄ型フリップフロップ（１０１）（１０２）は
リセット解除される。Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ハイレベル、ローレベル
となる期間、即ち、基準周波数信号Ａ及び分周信号の位
相差を表す期間だけ、ＮＯＲゲート（１０４）の論理和
信号Ｅがハイレベルとなる為、Ｐチャンネル型ＭＯＳＦ
ＥＴ（６）がオンし、充放電回路は抵抗（９）の抵抗値
及びコンデンサ（１０）の容量で定まる時定数に従って
充電動作を行う。これより、基準周波数信号Ａ及び分周
信号の間に位相差が存在する場合、位相比較器（５）
は、Ｐチャンネル型ＭＯＳＦＥＴ（６）を周期的にオン
させ、基準周波数信号Ａ及び分周信号の位相差を縮める
様に、分周信号の周波数を上昇させて最終的に一致させ
る。
【００１０】次に、図５の状態の場合、分周信号の立ち
上がりに伴いＤ型フリップフロップ（１０２）のＱ端子
出力がハイレベルとなり、その後、基準周波数信号Ａの
立ち上がりに伴いＤ型フリップフロップ（１０１）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（１０３）の論理積信号
Ｄはローレベルとなり、Ｄ型フリップフロップ（１０
１）（１０２）はリセットされる。Ｄ型フリップフロッ
プ（１０１）（１０２）が共にリセットされた時点で、
ＮＡＮＤゲート（１０３）の論理積信号Ｄはハイレベル
となり、Ｄ型フリップフロップ（１０１）（１０２）は
リセット解除される。Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ローレベル、ハイレベル
となる期間、即ち、分周信号及び基準周波数信号Ａの位
相差を表す期間だけ、ＮＯＲゲート（１０６）の論理和
信号Ｆがハイレベルとなる為、Ｎチャンネル型ＭＯＳＦ
ＥＴ（７）がオンし、充放電回路は放電動作を行う。こ
れより、基準周波数信号Ａ及び分周信号の間に位相差が
存在する場合、位相比較器（５）は、Ｎチャンネル型Ｍ
ＯＳＦＥＴ（７）を周期的にオンさせ、基準周波数信号
Ａ及び分周信号の位相差を縮める様に、分周信号の周波
数を下降させて最終的に一致させる。
上がりに伴いＤ型フリップフロップ（１０２）のＱ端子
出力がハイレベルとなり、その後、基準周波数信号Ａの
立ち上がりに伴いＤ型フリップフロップ（１０１）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（１０３）の論理積信号
Ｄはローレベルとなり、Ｄ型フリップフロップ（１０
１）（１０２）はリセットされる。Ｄ型フリップフロッ
プ（１０１）（１０２）が共にリセットされた時点で、
ＮＡＮＤゲート（１０３）の論理積信号Ｄはハイレベル
となり、Ｄ型フリップフロップ（１０１）（１０２）は
リセット解除される。Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ローレベル、ハイレベル
となる期間、即ち、分周信号及び基準周波数信号Ａの位
相差を表す期間だけ、ＮＯＲゲート（１０６）の論理和
信号Ｆがハイレベルとなる為、Ｎチャンネル型ＭＯＳＦ
ＥＴ（７）がオンし、充放電回路は放電動作を行う。こ
れより、基準周波数信号Ａ及び分周信号の間に位相差が
存在する場合、位相比較器（５）は、Ｎチャンネル型Ｍ
ＯＳＦＥＴ（７）を周期的にオンさせ、基準周波数信号
Ａ及び分周信号の位相差を縮める様に、分周信号の周波
数を下降させて最終的に一致させる。
【００１１】
【発明が解決しようとする課題】しかし、図３の場合、
チップ上における配線の関係上、例えば、Ｄ型フリップ
フロップ（１０２）のＲ端子とＮＡＮＤゲート（１０
３）の出力端子との間の長さＬ２が、Ｄ型フリップフロ
ップ（１０１）のＲ端子とＮＡＮＤゲート（１０３）の
出力端子との間の長さＬ１よりも長い場合、Ｄ型フリッ
プフロップ（１０１）（１０２）をリセットする際、長
さＬ２の配線抵抗（１０７）に起因して、Ｄ型フリップ
フロップ（１０１）のみが先行リセットされる問題を生
じることがある。また、電源電圧の瞬間的な変動に伴
い、電源安定時における配線抵抗（１０７）による信号
伝達遅延がより長くなった場合、Ｄ型フリップフロップ
（１０１）のみが先行リセットされ、Ｄ型フリップフロ
ップ（１０２）がリセットされない問題が生じる。この
場合、Ｄ型フリップフロップ（１０２）のリセット以前
に、ＮＡＮＤゲート（１０３）の論理積信号Ｄがローレ
ベルからハイレベルに変化し、Ｄ型フリップフロップ
（１０２）のＱ端子出力はリセットされずにハイレベル
を継続する。従って、Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ローレベル、ハイレベル
の状態を継続する為、ＮＯＲゲート（１０６）の論理和
信号Ｆのハイレベルに伴いＮチャンネル型ＭＯＳＦＥＴ
（７）がオンしてしまい、適切な位相比較動作を実行で
きなくなる問題があった。
チップ上における配線の関係上、例えば、Ｄ型フリップ
フロップ（１０２）のＲ端子とＮＡＮＤゲート（１０
３）の出力端子との間の長さＬ２が、Ｄ型フリップフロ
ップ（１０１）のＲ端子とＮＡＮＤゲート（１０３）の
出力端子との間の長さＬ１よりも長い場合、Ｄ型フリッ
プフロップ（１０１）（１０２）をリセットする際、長
さＬ２の配線抵抗（１０７）に起因して、Ｄ型フリップ
フロップ（１０１）のみが先行リセットされる問題を生
じることがある。また、電源電圧の瞬間的な変動に伴
い、電源安定時における配線抵抗（１０７）による信号
伝達遅延がより長くなった場合、Ｄ型フリップフロップ
（１０１）のみが先行リセットされ、Ｄ型フリップフロ
ップ（１０２）がリセットされない問題が生じる。この
場合、Ｄ型フリップフロップ（１０２）のリセット以前
に、ＮＡＮＤゲート（１０３）の論理積信号Ｄがローレ
ベルからハイレベルに変化し、Ｄ型フリップフロップ
（１０２）のＱ端子出力はリセットされずにハイレベル
を継続する。従って、Ｄ型フリップフロップ（１０１）
（１０２）のＱ端子出力が各々ローレベル、ハイレベル
の状態を継続する為、ＮＯＲゲート（１０６）の論理和
信号Ｆのハイレベルに伴いＮチャンネル型ＭＯＳＦＥＴ
（７）がオンしてしまい、適切な位相比較動作を実行で
きなくなる問題があった。
【００１２】そこで、本発明は、適切な位相比較動作を
実現できるＰＬＬ回路を提供することを目的とする。
実現できるＰＬＬ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、基準周波数信号と
分周器から得られる所定分周信号とを位相比較する位相
比較器と、前記位相比較器の位相比較結果に応じて充電
又は放電を行う充放電回路と、前記充放電回路の出力電
圧を当該出力電圧レベルに相当する周波数信号に変換す
る電圧制御発振器と、前記周波数信号を所定分周する前
記分周器とより閉ループを形成し、前記所定分周信号の
周波数を前記基準周波数信号の周波数と一致させる様に
動作するＰＬＬ回路において、前記位相比較器は、前記
基準周波数信号、前記所定分周信号が各々供給された時
に一方の論理値信号を出力する第１及び第２の論理値信
号出力回路と、前記第１及び第２の論理値信号出力回路
の両出力信号に応じて、前記充放電回路の充放電を制御
する為の制御信号を出力する制御信号出力回路と、前記
第１及び第２の論理値信号出力回路が一方の論理値信号
を出力した時、前記第１及び第２の論理値信号出力回路
の為のリセット信号を出力し、前記第１及び第２の論理
値信号出力回路が前記リセット信号に伴い他方の論理値
信号を出力した時、前記第１及び第２の論理値信号出力
回路の為のリセット解除信号を出力するリセット制御回
路と、を備えて成ることを特徴とする。
解決する為に創作されたものであり、基準周波数信号と
分周器から得られる所定分周信号とを位相比較する位相
比較器と、前記位相比較器の位相比較結果に応じて充電
又は放電を行う充放電回路と、前記充放電回路の出力電
圧を当該出力電圧レベルに相当する周波数信号に変換す
る電圧制御発振器と、前記周波数信号を所定分周する前
記分周器とより閉ループを形成し、前記所定分周信号の
周波数を前記基準周波数信号の周波数と一致させる様に
動作するＰＬＬ回路において、前記位相比較器は、前記
基準周波数信号、前記所定分周信号が各々供給された時
に一方の論理値信号を出力する第１及び第２の論理値信
号出力回路と、前記第１及び第２の論理値信号出力回路
の両出力信号に応じて、前記充放電回路の充放電を制御
する為の制御信号を出力する制御信号出力回路と、前記
第１及び第２の論理値信号出力回路が一方の論理値信号
を出力した時、前記第１及び第２の論理値信号出力回路
の為のリセット信号を出力し、前記第１及び第２の論理
値信号出力回路が前記リセット信号に伴い他方の論理値
信号を出力した時、前記第１及び第２の論理値信号出力
回路の為のリセット解除信号を出力するリセット制御回
路と、を備えて成ることを特徴とする。
【００１４】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１５】図２はＰＬＬ回路に使用される、本発明の
位相比較器の内部回路を示す回路ブロック図である。
尚、図３と同一素子には同一番号を付し、その説明を省
略する。
位相比較器の内部回路を示す回路ブロック図である。
尚、図３と同一素子には同一番号を付し、その説明を省
略する。
【００１６】図２において、ＮＡＮＤゲート（２０１）
は、Ｄ型フリップフロップ（１０１）（１０２）のＱ端
子出力の論理積信号を出力するものである。ＮＯＲゲー
ト（２０２）は、Ｄ型フリップフロップ（１０１）（１
０２）のＱ端子出力の論理和信号を出力するものであ
る。ＮＡＮＤゲート（２０３）（２０４）はＲＳ型フリ
ップフロップを構成し、＊Ｒ端子にはＮＡＮＤゲート
（２０１）の論理積信号が供給され、＊Ｓ端子にはＮＯ
Ｒゲート（２０２）の論理和信号がインバータ（２０
５）を介して供給され、ＮＡＮＤゲート（２０３）の出
力端子に現れる出力信号はインバータ（２０６）を介し
てＤ型フリップフロップ（１０１）（１０２）のＲ端子
に供給される。
は、Ｄ型フリップフロップ（１０１）（１０２）のＱ端
子出力の論理積信号を出力するものである。ＮＯＲゲー
ト（２０２）は、Ｄ型フリップフロップ（１０１）（１
０２）のＱ端子出力の論理和信号を出力するものであ
る。ＮＡＮＤゲート（２０３）（２０４）はＲＳ型フリ
ップフロップを構成し、＊Ｒ端子にはＮＡＮＤゲート
（２０１）の論理積信号が供給され、＊Ｓ端子にはＮＯ
Ｒゲート（２０２）の論理和信号がインバータ（２０
５）を介して供給され、ＮＡＮＤゲート（２０３）の出
力端子に現れる出力信号はインバータ（２０６）を介し
てＤ型フリップフロップ（１０１）（１０２）のＲ端子
に供給される。
【００１７】以下、図２の位相比較動作を図４及び図５
のタイムチャートを用いて説明する。
のタイムチャートを用いて説明する。
【００１８】先ず、図４の状態の場合、基準周波数信号
Ａの立ち上がりに伴いＤ型フリップフロップ（１０１）
のＱ端子出力がハイレベルとなり、その後、分周信号の
立ち上がりに伴いＤ型フリップフロップ（１０２）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（２０１）の論理積信号
のローレベル変化に伴いＲＳ型フリップフロップがリセ
ットされ、インバータ（２０６）のローレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ットされる。この時、Ｄ型フリップフロップ（１０１）
（１０２）が共にリセットされる迄、ＲＳ型フリップフ
ロップの出力信号が変化しない構成となっており、配線
抵抗（１０７）を無視することができる。Ｄ型フリップ
フロップ（１０１）（１０２）が共にリセットされる
と、ＮＯＲゲート（２０２）の論理和信号のハイレベル
変化に伴いＲＳ型フリップフロップがセットされ、イン
バータ（２０６）のハイレベル出力に従ってＤ型フリッ
プフロップ（１０１）（１０２）がリセット解除され
る。従って、Ｄ型フリップフロップ（１０１）のリセッ
ト時、Ｄ型フリップフロップ（１０２）がリセットされ
ず一点鎖線の様にハイレベルを継続する不都合を解消で
きる。即ち、Ｐチャンネル型ＭＯＳＦＥＴ（６）が基準
周波数信号Ａと分周信号の位相差時間だけ繰り返しオン
し、両信号の位相を一致させるまで動作する。
Ａの立ち上がりに伴いＤ型フリップフロップ（１０１）
のＱ端子出力がハイレベルとなり、その後、分周信号の
立ち上がりに伴いＤ型フリップフロップ（１０２）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（２０１）の論理積信号
のローレベル変化に伴いＲＳ型フリップフロップがリセ
ットされ、インバータ（２０６）のローレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ットされる。この時、Ｄ型フリップフロップ（１０１）
（１０２）が共にリセットされる迄、ＲＳ型フリップフ
ロップの出力信号が変化しない構成となっており、配線
抵抗（１０７）を無視することができる。Ｄ型フリップ
フロップ（１０１）（１０２）が共にリセットされる
と、ＮＯＲゲート（２０２）の論理和信号のハイレベル
変化に伴いＲＳ型フリップフロップがセットされ、イン
バータ（２０６）のハイレベル出力に従ってＤ型フリッ
プフロップ（１０１）（１０２）がリセット解除され
る。従って、Ｄ型フリップフロップ（１０１）のリセッ
ト時、Ｄ型フリップフロップ（１０２）がリセットされ
ず一点鎖線の様にハイレベルを継続する不都合を解消で
きる。即ち、Ｐチャンネル型ＭＯＳＦＥＴ（６）が基準
周波数信号Ａと分周信号の位相差時間だけ繰り返しオン
し、両信号の位相を一致させるまで動作する。
【００１９】次に、図５の状態の場合、分周信号の立ち
上がりに伴いＤ型フリップフロップ（１０２）のＱ端子
出力がハイレベルとなり、その後、基準周波数信号Ａの
立ち上がりに伴いＤ型フリップフロップ（１０１）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（２０１）の論理積信号
のローレベル変化に伴いＲＳ型フリップフロップがリセ
ットされ、インバータ（２０６）のローレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ットされる。この時、Ｄ型フリップフロップ（１０１）
（１０２）が共にリセットされる迄、ＲＳ型フリップフ
ロップの出力信号が変化しない構成となっている為、図
４と同様に配線抵抗（１０７）を無視することができ
る。Ｄ型フリップフロップ（１０１）（１０２）が共に
リセットされると、ＮＯＲゲート（２０２）の論理和信
号のハイレベル変化に伴いＲＳ型フリップフロップがセ
ットされ、インバータ（２０６）のハイレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ット解除される。従って、Ｄ型フリップフロップ（１０
１）のリセット時、Ｄ型フリップフロップ（１０２）が
リセットされずＱ端子出力が一点鎖線の様にハイレベル
を継続する不都合を解消できる。即ち、Ｎチャンネル型
ＭＯＳＦＥＴ（７）が基準周波数信号Ａと分周信号の位
相差時間だけ繰り返しオンし、両信号の位相を一致させ
るまで動作する。
上がりに伴いＤ型フリップフロップ（１０２）のＱ端子
出力がハイレベルとなり、その後、基準周波数信号Ａの
立ち上がりに伴いＤ型フリップフロップ（１０１）のＱ
端子出力がハイレベルとなる。Ｄ型フリップフロップ
（１０１）（１０２）のＱ端子出力が共にハイレベルと
なった時点で、ＮＡＮＤゲート（２０１）の論理積信号
のローレベル変化に伴いＲＳ型フリップフロップがリセ
ットされ、インバータ（２０６）のローレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ットされる。この時、Ｄ型フリップフロップ（１０１）
（１０２）が共にリセットされる迄、ＲＳ型フリップフ
ロップの出力信号が変化しない構成となっている為、図
４と同様に配線抵抗（１０７）を無視することができ
る。Ｄ型フリップフロップ（１０１）（１０２）が共に
リセットされると、ＮＯＲゲート（２０２）の論理和信
号のハイレベル変化に伴いＲＳ型フリップフロップがセ
ットされ、インバータ（２０６）のハイレベル出力に従
ってＤ型フリップフロップ（１０１）（１０２）がリセ
ット解除される。従って、Ｄ型フリップフロップ（１０
１）のリセット時、Ｄ型フリップフロップ（１０２）が
リセットされずＱ端子出力が一点鎖線の様にハイレベル
を継続する不都合を解消できる。即ち、Ｎチャンネル型
ＭＯＳＦＥＴ（７）が基準周波数信号Ａと分周信号の位
相差時間だけ繰り返しオンし、両信号の位相を一致させ
るまで動作する。
【００２０】以上より、分周信号が、基準周波数信号Ａ
に対し、位相進み又は位相遅れの何れの場合であって
も、配線抵抗（１０７）を無視でき、確実な位相比較動
作を実現できる。
に対し、位相進み又は位相遅れの何れの場合であって
も、配線抵抗（１０７）を無視でき、確実な位相比較動
作を実現できる。
【００２１】
【発明の効果】本発明によれば、ＰＬＬ回路から得られ
る分周信号が基準周波数信号に対して位相進み又は位相
遅れの何れの場合であっても、配線抵抗を無視して第１
及び第２の論理値信号出力回路を共にリセット及びリセ
ット解除できる為、確実な位相比較動作を実行できる利
点が得られる。
る分周信号が基準周波数信号に対して位相進み又は位相
遅れの何れの場合であっても、配線抵抗を無視して第１
及び第２の論理値信号出力回路を共にリセット及びリセ
ット解除できる為、確実な位相比較動作を実行できる利
点が得られる。
【図１】一般的なＰＬＬ回路を示す回路ブロック図であ
る。
る。
【図２】本発明のＰＬＬ回路に使用される位相比較器の
一実施形態を示す回路ブロック図である。
一実施形態を示す回路ブロック図である。
【図３】従来のＰＬＬ回路に使用される位相比較器の一
実施形態を示す回路ブロック図である。
実施形態を示す回路ブロック図である。
【図４】分周信号が基準周波数信号Ａに対して位相遅れ
の状態の位相比較動作を示すタイムチャートである。
の状態の位相比較動作を示すタイムチャートである。
【図５】分周信号が基準周波数信号Ａに対して位相進み
の状態の位相比較動作を示すタイムチャートである。
の状態の位相比較動作を示すタイムチャートである。
（５） 位相比較器
（６） Ｐチャンネル型ＭＯＳＦＥＴ
（７） Ｎチャンネル型ＭＯＳＦＥＴ
（９） 抵抗
（１０） コンデンサ
（１１） 電圧制御発振器
（１２） 分周器
（１０１）（１０２） Ｄ型フリップフロップ
（２０１）（２０３）（２０４） ＮＡＮＤゲート
（２０２） ＮＯＲゲート
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/06 - 7/14
H03K 5/26
Claims (3)
- 【請求項１】 基準周波数信号と分周器から得られる所
定分周信号とを位相比較する位相比較器と、前記位相比
較器の位相比較結果に応じて充電又は放電を行う充放電
回路と、前記充放電回路の出力電圧を当該出力電圧レベ
ルに相当する周波数信号に変換する電圧制御発振器と、
前記周波数信号を所定分周する前記分周器とより閉ルー
プを形成し、前記所定分周信号の周波数を前記基準周波
数信号の周波数と一致させる様に動作するＰＬＬ回路に
おいて、 前記位相比較器は、 前記基準周波数信号、前記所定分周信号が各々供給され
た時に一方の論理値信号を出力する第１及び第２の論理
値信号出力回路と、 前記第１及び第２の論理値信号出力回路の両出力信号に
応じて、前記充放電回路の充放電を制御する為の制御信
号を出力する制御信号出力回路と、 前記第１及び第２の論理値信号出力回路が一方の論理値
信号を出力した時、前記第１及び第２の論理値信号出力
回路の為のリセット信号を出力し、前記第１及び第２の
論理値信号出力回路が前記リセット信号に伴い他方の論
理値信号を出力した時、前記第１及び第２の論理値信号
出力回路の為のリセット解除信号を出力するリセット制
御回路と、 を備えて成ることを特徴とするＰＬＬ回路。 - 【請求項２】 前記第１及び第２の論理値信号出力回路
は、Ｄ型フリップフロップであることを特徴とする請求
項１記載のＰＬＬ回路。 - 【請求項３】 前記リセット制御回路は、前記第１及び
第２の論理値信号出力回路の両出力信号に基づいてリセ
ット又はセットされるＲＳ型フリップフロップであるこ
とを特徴とする請求項２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22326599A JP3469827B2 (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22326599A JP3469827B2 (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001053603A JP2001053603A (ja) | 2001-02-23 |
| JP3469827B2 true JP3469827B2 (ja) | 2003-11-25 |
Family
ID=16795413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22326599A Expired - Fee Related JP3469827B2 (ja) | 1999-08-06 | 1999-08-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469827B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10311049A1 (de) * | 2003-03-13 | 2004-09-23 | Rohde & Schwarz Gmbh & Co. Kg | Phasen-/Frequenzregelkreis und Phasen-/Frequenz-Komparator hierfür |
| KR100682266B1 (ko) | 2006-04-10 | 2007-02-15 | 엘지전자 주식회사 | 차동 출력 ｔｓｐｃ ｄ-타입 플립플롭 및 이를 이용한주파수 분주기 |
-
1999
- 1999-08-06 JP JP22326599A patent/JP3469827B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001053603A (ja) | 2001-02-23 |
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