JPH06196998A - 出力バッファ回路および出力プルダウンプレドライバ回路 - Google Patents

出力バッファ回路および出力プルダウンプレドライバ回路

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JPH06196998A
JPH06196998A JP5171961A JP17196193A JPH06196998A JP H06196998 A JPH06196998 A JP H06196998A JP 5171961 A JP5171961 A JP 5171961A JP 17196193 A JP17196193 A JP 17196193A JP H06196998 A JPH06196998 A JP H06196998A
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JP
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output
circuit
transistor
buffer circuit
programmable
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JP5171961A
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Herman M Chang
ハーマン・エム・チャン
Melvin D Chan
メルビン・ディ・チャン
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Advanced Micro Devices Inc
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【目的】 出力スルーレートに関する接地バウンス問題
を最小にする、出力バッファ回路を提供する。 【構成】 接地バウンス問題を最小にする出力バッファ
回路が開示される。バッファ回路は、プログラム可能信
号により制御され得て接地バウンスを最小にする出力プ
ルダウンプレドライバ回路（１０４ａ）を提供する。出
力ドライバトランジスタのゲートに、強力なトランジス
タ（２０４）、および弱いトランジスタ（２０２）を設
置することにより、かつ適切により強力なトランジスタ
（２０４）を不能化するための制御回路を与えることに
より、速やかにまたはゆっくりとその活性レベルへと駆
動され得る出力信号が与えられる。より強力なトランジ
スタ（２０４）を不能化することにより、出力ドライバ
トランジスタのハイからローへの遷移に関する接地バウ
ンス問題は、かなり減じられる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、プログラム可能集積回路の
分野に関し、より特定的には、高速プログラム可能集積
回路（ＰＩＣ）の信頼性および生産性の改良に関する。
【０００２】
【発明の背景】プログラム可能集積回路（ＰＩＣ）にお
ける出力ドライバのエッジレートが増加してきているの
で、装置の出力にかかる接地バウンスまたはリンギング
は、ＰＩＣのプログラム／テストおよび利用の両方にお
いて、重要な問題となってきている。接地バウンス問題
は、騒々しいウェハ分類環境、不十分に設計されたプロ
グラマ回路、および不注意に設計されたシステムボード
レイアウトによって、悪化する。
【０００３】多くの現存するプログラマ回路が、使用に
際してきわめてまずく接地され、確認すると、ＰＩＣは
より故障しやすいことがわかっている。ゆえに、出力信
号速度を減少することができ、さらに「スナップバッ
ク」の可能性も減じるモードを与えることが、かなり所
望される。スナップバックは、入力ピンと負方向に進む
接地との間にある大きな電圧差により生じる。さらに、
通常動作の間に、リンギングによる出力オーバシュート
／アンダシュートは、装置の故障を防ぐため、最小にさ
れるべきである。最後に、多くの顧客は、信号速度が減
じられるべき出力を選択する機会が与えられることを所
望する。多くの場合、出力信号のすべてが高速出力であ
ることは、重要ではない。
【０００４】プログラム可能集積回路は通常、「スーパ
電圧」がその入力ピンの１つに与えられて、ＥＥＰＲＯ
Ｍアレイが消去され、プログラムされ、かつ確認される
ことが可能な、「編集」モードへと、装置が入ることを
要求する。この装置のすべての出力がハイからローへ同
時に切換をすることが可能である確認サイクルの間、接
地バウンスは、装置に正確な確認を失敗させ、および／
またはピンとアンダシュートする接地との間の大きな電
圧差により、高電圧ピンのスナップバックを引起こし得
る。この状況は、接地統合性がかなり弱い、サードパー
ティプログラマ環境およびウェハ分類においては、特に
厳しいものである。
【０００５】正常論理モードでは、出力オーバシュート
／アンダシュートおよびリンギングは、それが駆動して
いる装置が、クロックを２倍にし、かつ故障することを
引起こす。論理モードでの別の起こり得る故障メカニズ
ムは、接地バウンスが、装置の入力へとフィードバック
されて、装置の発振を引き起こすことである。
【０００６】この発明は、高速プログラム可能集積回路
において、上述の問題を最小にする回路を提供する。
【０００７】
【発明の概要】プログラム可能出力制御回路を提供する
ことにより、出力スルーレートに関する接地バウンス問
題を最小にする、出力バッファ回路が開示される。出力
制御回路は、出力ドライバトランジスタの入力上の強力
なトランジスタ装置、および強力なトランジスタ装置と
並列のより弱いトランジスタ装置を含む、プルダウンプ
レドライバ回路を備える。強力なトランジスタ装置およ
びより弱い装置はともに、データアウト信号により制御
される。さらに、より強力な装置は、プログラム可能セ
ルからの信号、または編集モード信号のような論理信号
のいずれかにより活性化される信号によって、制御され
る。
【０００８】正常モードで動作する間、より弱い装置
は、まず、その活性領域へとドライバトランジスタをゆ
っくりと駆動し、次に強力なトランジスタ装置は、より
高速で、全電圧電位へと出力装置を充電し終える。通常
モードでの接地バウンスは減じられる。編集モードまた
は異なるプログラム可能モードでは、より強力な装置は
不能化され、ゆえにより弱いトランジスタ装置のみが出
力回路をハイに駆動する。したがって、出力信号速度が
減じられるので、接地バウンスもそれに対応して減少す
る。
【０００９】編集モードにおいてエンハンスメントを与
えるために、プログラム可能セルがさらに、出力論理ブ
ロックの各々に組込まれる。通常、プログラム可能セル
は消去され、スルーレート制御回路に干渉しない。しか
し、プログラム可能セルがプログラムされると、出力ス
ルーレートは、上述のように編集モードのために調整さ
れる。したがって、この発明に従えばユーザは、速度
と、ノイズに強いという要求に依存して、各々の出力に
対するスルーレートを、個別に選択し得る。
【００１０】
【実施例の詳細な説明】この発明は、プログラム可能集
積回路の改良に関する。以下の記述は、当業者がこの発
明を製造し、かつ利用できるように提示されたものであ
り、特許出願およびその要件の文脈において与えられ
る。好ましい実施例に対する様々な修正は、当業者に対
し直ちに明らかとなり、この中に定義される包括的な原
理は、他の実施例に適用されてもよい。したがって、こ
の発明は示された実施例に限定されることを意図するも
のではなく、この中に述べられた原理および特徴に矛盾
しない、最も広い範囲に一致させられることが意図され
る。
【００１１】図１を参照すると、出力バッファ回路１０
０が示される。回路１００は、入力信号１０１を受け
る。回路１００は、入力信号１０１を受ける出力プルア
ッププレドライバ回路１０２、および出力プルダウンプ
レドライバ回路１０４を含む。出力プレドライバ回路１
０２はトランジスタ１０６のゲートに接続される。プレ
ドライバ回路１０４の出力はトランジスタ１０８のゲー
トに接続される。トランジスタ１０８のソースは接地に
結合される。トランジスタ１０８のドレインはバッファ
回路１００の出力に接続される。トランジスタ１０６の
ソースはバッファ回路１００の出力に接続される。トラ
ンジスタ１０６のドレインはＶｃｃに接続される。
【００１２】プルアッププレドライバ回路１０２はトラ
ンジスタ１０６のゲートを制御し、それはバッファ回路
１００の出力を、ローからハイへと、またはＶｃｃまで
変えることを引起こす。プルダウンプレドライバ回路１
０４はトランジスタ１０８のゲートを制御し、それは、
バッファ回路１００の出力を、ハイからローへと、また
はＶｃｃから接地へと、変えることを引起こす。トラン
ジスタ１０８は、典型的には大きなｎ型トランジスタで
あるので、それをハイからローへと駆動するとき、接地
バウンスおよび出力ライン上のリンギングについて問題
があることがよく知られている。この発明は、この問題
を扱う。
【００１３】図２を参照すると、ブロック図の形で、こ
の発明による、改良されたプルダウンプレドライバ回路
１０４ａの基本的要素が示されている。当業者によっ
て、回路の効率的な動作のために必要な、他の構成要素
が存在することが認識されるべきである。さらに、それ
らの他の要素が、よく知られた構成要素から成り立ち得
ることも認識される。ただ理解を簡単にし、かつ容易に
するために、この発明に関係するそれらの要素が示され
る。
【００１４】この発明によるプレドライバ回路１０４ａ
は、インバータ２０１、２入力ＮＡＮＤゲート２０７、
ならびにトランジスタ２０２および２０４を含む。デー
タ出力１０１は、トランジスタ２０２のゲート、および
インバータ２０１の入力に接続される。インバータ２０
１の出力はＮＡＮＤゲート２０７の１入力に接続され
る。ＮＡＮＤゲート２０７の他の入力は、プログラム可
能セル等からのプログラム可能信号または編集モード信
号のような論理信号のいずれかを受ける。トランジスタ
２０２のソースはＶｃｃに接続される。
【００１５】トランジスタ２０４のドレインはトランジ
スタ１０８のゲートに接続される。トランジスタ２０４
のゲートはＮＡＮＤゲート２０７の出力に接続される。
トランジスタ２０４のソースはＶｃｃに接続される。ト
ランジスタ２０４のドレインはドライバトランジスタ１
０８のゲートに接続される。ある実際的な状況では、さ
らなるトランジスタがトランジスタ２０２に接続され
て、プレドライバ回路１０４ａの出力を、接地に引下げ
る。
【００１６】見られるように、トランジスタ２０２およ
び２０４は、それらのそれぞれのソースおよびドレイン
が、Ｖｃｃとトランジスタ１０８のゲートとの間にある
ように接続される。図２の実施例では、トランジスタ２
０２はトランジスタ２０４よりも弱い装置である。そう
して、トランジスタ２０２および／またはトランジスタ
２０４が活性状態になるかどうかによって、トランジス
タ１０８が、ゆっくりとまたは急速に充電され得る。
【００１７】回路１０４ａは、信号２０５がスルーレー
ト制御が活性状態にならないことを示すハイの論理状態
にある時に、以下の態様において動作する。このモード
では、ＮＡＮＤゲート２０７はインバータのように動作
する。したがって、データアウトライン１０１が、ロー
の論理状態になって、トランジスタ２０２をオンにする
とトランジスタ２０４は後でオンとなるだろう。
【００１８】他方では、ライン２０５が活性状態になる
と（出力スルーレートの減少が要求されることを示し
て）、ＮＡＮＤゲート２０７はもはやデータアウト信号
１０１に応答せず、かつトランジスタ２０４は不能化さ
れる。より弱い装置２０２のみが動作するので、ドライ
バ１０８の出力信号のスルーレートは、かなり減じられ
る。
【００１９】図３は、より強力なトランジスタを不能化
するのに利用される、１プログラム可能ユニット３００
のブロック図である。プログラム可能ユニット３００は
プログラム可能セル３０９を含む。プログラム可能集積
回路（ＰＩＣ）が、ＰＩＣで論理機能を実現するのに利
用されるプログラム可能セルのアレイを含むことが知ら
れる。たとえば、ある特定のユニットは、出力マクロセ
ルの構成を選択するだろう。この機能の一例としては、
アクティブハイまたはアクティブローとなる出力の選択
が挙げられる。この機能の別の例としては、レジスタま
たは組合せ出力機能の選択が挙げられる。
【００２０】簡単に表わすために、図３ではプログラム
可能セルを１つだけ含むプログラム可能ユニット３００
が示され、それは１出力バッファの出力スルーレートを
制御するのに利用される。ユニット３００は、入力ライ
ン３０１および、３００での出力が可能化信号を与える
かまたは与えないかのいずれかであるように、セル３０
９をプログラムするプログラミングライン３０３を含
む。あるモードでは、セル３０９からの信号はセンス回
路３０２により感知される。次に、センス手段３０２は
可能化出力信号３０４を与える。別のモードでは、論理
回路３０８もまた編集信号３０７に応答して、可能化信
号を与えることができる。
【００２１】これらのモードのいずれでも、出力信号３
０４および編集信号３０７は、論理回路３０８に与えら
れ、入力信号２０５を生成する。信号２０５は、プルダ
ウンプレドライバ回路１０４ａのスルーレートを制御す
る。ゆえに、プレドライバ回路１０４ａは、論理信号ま
たはプログラム可能信号のいずれかにより制御され、よ
り弱い装置を介してより遅い速度でトランジスタ１０８
を駆動することができる。
【００２２】ゆえにこの実施例では、編集モード中およ
びプログラム可能セルでの、出力スルーレートの制御
は、様々な出力スルーレート制御回路で実現され得る。
これらの回路は複数のｐ型およびｎ型トランジスタを典
型的に利用する、従来のＣＭＯＳ設計であり得る。さら
に、センス回路３０２およびコンバータ３０８が、典型
的な回路設計技術を利用して実現され得ることがよく認
識されるべきである。
【００２３】この発明は、図に示される実施例に従い述
べられてきたが、当業者は、それらの実施例に対する変
形があり得て、かつそれらの変形はこの発明の精神およ
び範囲内にあることを認識するだろう。したがって、多
くの修正は、この発明の精神から離れることなく、当業
者により成されるかもしれず、その範囲は前掲の特許請
求の範囲によってのみ定義される。
【図面の簡単な説明】
【図１】出力バッファ制御回路のブロック図である。
【図２】この発明による出力スルーレート制御回路のブ
ロック図である。
【図３】この発明による、出力スルーレートを制御する
のに利用されるプログラム可能ユニット回路のブロック
図である。
【符号の説明】
１０４ａ プレドライバ回路 ２０２ トランジスタ ２０４ トランジスタ ２０７ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーマン・エム・チャン アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、マイナー・プレイス、 10234 (72)発明者 メルビン・ディ・チャン アメリカ合衆国、95008 カリフォルニア 州、キャンベル、アンソニー・ドライブ、 2054

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 プログラム可能集積回路内で利用するた
    めの出力バッファ回路であって、出力バッファ回路はプ
    ログラム可能集積回路の出力での接地バウンスを減じ、
    バッファ回路は出力ドライバトランジスタを含み、ドラ
    イバトランジスタはゲート、ソース、およびドレインを
    含み、前記出力バッファ回路は、 出力ドライバトランジスタのゲートに結合され、第１の
    速度でドライバトランジスタを充電するための第１の能
    動装置と、 出力ドライバトランジスタのゲートに結合され、第２の
    速度でドライバトランジスタを充電するための第２の能
    動装置とを備え、第１の能動装置が第２の能動装置より
    も強力であり、 前記回路はさらに、 そこに与えられた論理信号に応答して第１の能動装置を
    不能化するための手段を備え、それにより接地バウンス
    が最小にされる、回路。
  2. 【請求項２】 論理信号がプログラム可能である、請求
    項１に記載の出力バッファ回路。
  3. 【請求項３】 論理信号がプログラム可能セルにより制
    御され得る、請求項１に記載の出力バッファ回路。
  4. 【請求項４】 論理信号が、回路が編集モードにあると
    いう表示を与える、請求項１に記載の出力バッファ回
    路。
  5. 【請求項５】 第１の能動装置が第１のｐ型トランジス
    タを備える、請求項１に記載の出力バッファ回路。
  6. 【請求項６】 第２の能動装置が第２のｐ型トランジス
    タを備える、請求項２に記載の出力バッファ回路。
  7. 【請求項７】 不能化手段が、 プログラム可能信号を受信するための手段と、 受信手段に結合されプログラム可能信号を感知するため
    の手段と、 感知手段に応答して不能化信号を与えるための手段とを
    備える、請求項３に記載の出力バッファ回路。
  8. 【請求項８】 プログラム可能集積回路内で利用するた
    めの出力プルダウンプレドライバ回路であって、プレド
    ライバ回路はプログラム可能集積回路の出力での接地バ
    ウンスを減じ、プレドライバ回路は出力ドライバトラン
    ジスタに結合され、ドライバトランジスタはゲート、ソ
    ースおよびドレインを含み、前記プレドライバ回路は、 出力ドライバトランジスタのゲートに結合され、第１の
    速度でドライバトランジスタを充電するための第１のｐ
    型トランジスタと、 出力ドライバトランジスタのゲートに結合され、第２の
    速度でドライバトランジスタを充電するための第２のｐ
    型トランジスタとを備え、第１のｐ型トランジスタは第
    ２のｐ型トランジスタより強力であり、さらに、 そこに与えられた論理信号に応答して第１のｐ型トラン
    ジスタを不能化するための手段を備え、 不能化手段はさらに、 論理信号を受信するための手段と、 受信手段に結合され論理信号を感知するための手段と、 論理信号の感知に応答して、第１のｐ型トランジスタへ
    不能化信号を与えるための手段を備える、回路。
  9. 【請求項９】 感知手段が、複数の論理信号を感知して
    第１のｐ型トランジスタを不能化するための手段を備え
    る、請求項８に記載のプレドライバ回路。
  10. 【請求項１０】 第１のｐ型トランジスタを不能化する
    であろう信号の１つが、編集信号である、請求項８に記
    載のプレドライバ回路。
  11. 【請求項１１】 プログラム可能信号がプログラム可能
    セルにより与えられる、請求項９に記載のプレドライバ
    回路。
JP5171961A 1992-08-13 1993-07-13 出力バッファ回路および出力プルダウンプレドライバ回路 Withdrawn JPH06196998A (ja)

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Application Number Priority Date Filing Date Title
US930969 1978-08-04
US07/930,969 US5315174A (en) 1992-08-13 1992-08-13 Programmable output slew rate control

Publications (1)

Publication Number Publication Date
JPH06196998A true JPH06196998A (ja) 1994-07-15

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ID=25460033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5171961A Withdrawn JPH06196998A (ja) 1992-08-13 1993-07-13 出力バッファ回路および出力プルダウンプレドライバ回路

Country Status (4)

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US (1) US5315174A (ja)
EP (1) EP0583887A3 (ja)
JP (1) JPH06196998A (ja)
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