JPH06259365A - ポート回路 - Google Patents
ポート回路Info
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- JPH06259365A JPH06259365A JP7511293A JP7511293A JPH06259365A JP H06259365 A JPH06259365 A JP H06259365A JP 7511293 A JP7511293 A JP 7511293A JP 7511293 A JP7511293 A JP 7511293A JP H06259365 A JPH06259365 A JP H06259365A
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- JP
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- port
- output
- input
- switch element
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Abstract
(57)【要約】
【目的】 ポートの入力データの検査、および出力デー
タの｀Ｈ´，｀Ｌ´切り替えを簡単に行え、ポートのＤ
Ｃ特性評価を簡単に行えるようにする。 【構成】 制御レジスタ２４，２５からの制御データに
より、出力バッファ１，３とポートラッチ５，６、およ
び入力バッファ２，４と内部バス３６の各切り離し、方
向レジスタによるポートの方向制御の切り離しをそれぞ
れ実施し、一方の入力バッファ２または４の出力と他方
の出力バッファ３または１の入力を直接接続する。
タの｀Ｈ´，｀Ｌ´切り替えを簡単に行え、ポートのＤ
Ｃ特性評価を簡単に行えるようにする。 【構成】 制御レジスタ２４，２５からの制御データに
より、出力バッファ１，３とポートラッチ５，６、およ
び入力バッファ２，４と内部バス３６の各切り離し、方
向レジスタによるポートの方向制御の切り離しをそれぞ
れ実施し、一方の入力バッファ２または４の出力と他方
の出力バッファ３または１の入力を直接接続する。
Description
【０００１】
【産業上の利用分野】この発明は、データ入出力用のポ
ートにおける直流的な特性を評価をするのに利用するポ
ート回路に関するものである。
ートにおける直流的な特性を評価をするのに利用するポ
ート回路に関するものである。
【０００２】
【従来の技術】図５は従来のポート回路を示すブロック
図であり、図において、１，３はポート３０，３１から
データ出力するための出力バッファ、２，４はポート３
０，３１からデータ入力するための入力バッファ、５，
６はポート３０，３１の出力データをラッチするポート
ラッチである。
図であり、図において、１，３はポート３０，３１から
データ出力するための出力バッファ、２，４はポート３
０，３１からデータ入力するための入力バッファ、５，
６はポート３０，３１の出力データをラッチするポート
ラッチである。
【０００３】次に動作について説明する。ポート端子３
０，３１からデータを出力する場合、方向レジスタから
の方向レジスタ信号によりポート３０，３１を出力に設
定し、内部データを内部バス３６を通じてポートラッチ
５，６にラッチさせる。そして、そのデータを出力バッ
ファ１，３よりポート端子３０，３１に出力させる。
０，３１からデータを出力する場合、方向レジスタから
の方向レジスタ信号によりポート３０，３１を出力に設
定し、内部データを内部バス３６を通じてポートラッチ
５，６にラッチさせる。そして、そのデータを出力バッ
ファ１，３よりポート端子３０，３１に出力させる。
【０００４】一方、ポート３０，３１からデータを入力
する場合、方向レジスタからの方向レジスタ信号により
ポート３０，３１を入力に設定し、ポート３０，３１の
データを入力バッファ２，４を通じて、内部バス３６に
伝える。
する場合、方向レジスタからの方向レジスタ信号により
ポート３０，３１を入力に設定し、ポート３０，３１の
データを入力バッファ２，４を通じて、内部バス３６に
伝える。
【０００５】
【発明が解決しようとする課題】従来のポート回路は以
上のように構成されているので、ポート３０，３１の入
力データを検査する場合（入力しきい値評価等）、もし
くは出力データを検査する場合（出力電圧評価等）、ソ
フトウエアにてプログラムを実行させ、入力データの検
査を行ったり、出力データの｀Ｈ´，｀Ｌ´を切り替え
たりする必要があり、評価方法が困難であるなどの問題
点があった。
上のように構成されているので、ポート３０，３１の入
力データを検査する場合（入力しきい値評価等）、もし
くは出力データを検査する場合（出力電圧評価等）、ソ
フトウエアにてプログラムを実行させ、入力データの検
査を行ったり、出力データの｀Ｈ´，｀Ｌ´を切り替え
たりする必要があり、評価方法が困難であるなどの問題
点があった。
【０００６】請求項１の発明は上記のような問題点を解
消するためになされたもので、一方のポートの入力デー
タを他方に直接伝えることにより、ポートの入力データ
の検査、および出力データの｀Ｈ´，｀Ｌ´切り替えを
簡単に行うことができるポート回路を得ることを目的と
する。
消するためになされたもので、一方のポートの入力デー
タを他方に直接伝えることにより、ポートの入力データ
の検査、および出力データの｀Ｈ´，｀Ｌ´切り替えを
簡単に行うことができるポート回路を得ることを目的と
する。
【０００７】また、請求項２の発明は外部端子から入力
される切替信号によって、一方のポートの入力データを
他方のポートへ出力できるポート回路を得ることを目的
とする。
される切替信号によって、一方のポートの入力データを
他方のポートへ出力できるポート回路を得ることを目的
とする。
【０００８】請求項３の発明はヒステリシス特性評価を
行うことができるポート回路を得ることを目的とする。
行うことができるポート回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係るポ
ート回路は、ポートラッチおよび出力バッファ間に接続
された第１のスイッチ素子と、入力バッファおよび内部
バス間に接続された第２のスイッチ素子と、一方の上記
入力バッファの出力側と他方の上記出力バッファの入力
側とを接続し、上記他方の入力バッファの出力側と上記
一方の出力バッファの入力側とを接続する第３のスイッ
チ素子および第４のスイッチ素子とを備え、制御レジス
タに、上記第１〜第４のスイッチ素子を、一方のポート
の入力データを他方のポートへ出力させるように切替制
御するようにしたものである。
ート回路は、ポートラッチおよび出力バッファ間に接続
された第１のスイッチ素子と、入力バッファおよび内部
バス間に接続された第２のスイッチ素子と、一方の上記
入力バッファの出力側と他方の上記出力バッファの入力
側とを接続し、上記他方の入力バッファの出力側と上記
一方の出力バッファの入力側とを接続する第３のスイッ
チ素子および第４のスイッチ素子とを備え、制御レジス
タに、上記第１〜第４のスイッチ素子を、一方のポート
の入力データを他方のポートへ出力させるように切替制
御するようにしたものである。
【００１０】請求項２の発明に係るポート回路は、外部
端子に入力される切替制御信号によって、一方のポート
の入力データを他方のポートへ出力させるように、第１
〜第４のスイッチ素子を制御するようにしたものであ
る。
端子に入力される切替制御信号によって、一方のポート
の入力データを他方のポートへ出力させるように、第１
〜第４のスイッチ素子を制御するようにしたものであ
る。
【００１１】請求項３の発明に係るポート回路は、ポー
トラッチおよび出力バッファ間に接続された第１のスイ
ッチ素子と、シュミット回路および内部バス間に接続さ
れた第２のスイッチ素子と、一方の上記シュミット回路
の出力側と他方の上記出力バッファの入力側とを接続
し、上記他方のシュミット回路の出力側と上記一方の出
力バッファの入力側とを接続する第３のスイッチ素子お
よび第４のスイッチ素子とを備え、制御レジスタに、上
記第１〜第４のスイッチ素子を、一方のポートの入力デ
ータを他方のポートへ出力させるように切替制御するよ
うにしたものである。
トラッチおよび出力バッファ間に接続された第１のスイ
ッチ素子と、シュミット回路および内部バス間に接続さ
れた第２のスイッチ素子と、一方の上記シュミット回路
の出力側と他方の上記出力バッファの入力側とを接続
し、上記他方のシュミット回路の出力側と上記一方の出
力バッファの入力側とを接続する第３のスイッチ素子お
よび第４のスイッチ素子とを備え、制御レジスタに、上
記第１〜第４のスイッチ素子を、一方のポートの入力デ
ータを他方のポートへ出力させるように切替制御するよ
うにしたものである。
【００１２】
【作用】請求項１の発明におけるポート回路は、一方の
ポートの入力データが、他方のポートの出力バッファに
直接接続されたラインを通じて、その他方のポートに出
力可能にする。
ポートの入力データが、他方のポートの出力バッファに
直接接続されたラインを通じて、その他方のポートに出
力可能にする。
【００１３】請求項２の発明におけるポート回路は、一
方のポートの入力データを、他方のポートの出力バッフ
ァに接続されたラインを通じて、他方のポートへ出力可
能にするスイッチ素子の切り替えを、外部端子に入力さ
れる上記スイッチ素子の切替制御信号によって行わせ
る。
方のポートの入力データを、他方のポートの出力バッフ
ァに接続されたラインを通じて、他方のポートへ出力可
能にするスイッチ素子の切り替えを、外部端子に入力さ
れる上記スイッチ素子の切替制御信号によって行わせ
る。
【００１４】請求項３の発明におけるポート回路は、入
力バッファに代えてシュミット回路を利用することで、
ヒステリシス特性の評価を可能にする。
力バッファに代えてシュミット回路を利用することで、
ヒステリシス特性の評価を可能にする。
【００１５】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、７，９は各ポートラッチ５，６と
各出力バッファ１，３とを接続する回路の途中にそれぞ
れ接続したトランスミッションゲート（第１のスイッチ
素子）、８，１０は各入力バッファ２，４と内部バス３
６とを接続する回路の途中にそれぞれ接続したトランス
ミッションゲート（第２のスイッチ素子）である。
する。図１において、７，９は各ポートラッチ５，６と
各出力バッファ１，３とを接続する回路の途中にそれぞ
れ接続したトランスミッションゲート（第１のスイッチ
素子）、８，１０は各入力バッファ２，４と内部バス３
６とを接続する回路の途中にそれぞれ接続したトランス
ミッションゲート（第２のスイッチ素子）である。
【００１６】また、１１，１２は一方の入力バッファ２
または４の出力側と他方の出力バッファ１または３の入
力側との間にそれぞれ接続されたトランスミッションゲ
ート（第３のスイッチ素子，第４のスイッチ素子）、１
３，１４，１５，１６は方向レジスタ信号に代わる本回
路制御信号により方向制御を行う制御回路としてのトラ
ンスミッションゲート（制御回路）である。
または４の出力側と他方の出力バッファ１または３の入
力側との間にそれぞれ接続されたトランスミッションゲ
ート（第３のスイッチ素子，第４のスイッチ素子）、１
３，１４，１５，１６は方向レジスタ信号に代わる本回
路制御信号により方向制御を行う制御回路としてのトラ
ンスミッションゲート（制御回路）である。
【００１７】図２は上記の各トランスミッションゲート
７〜１６の切替制御を行う切替制御装置を示し、同図に
おいて、１７，１８，２０，２１はこの切替制御装置内
のインバータ、１９，２２はＮＡＮＤゲート、２４はト
ランスミッションゲート７〜１０の制御レジスタ、２５
はトランスミッションゲート１１，１２の制御レジスタ
である。なお、このほかの図５に示したものと同一の回
路部分には同一符号を付して、その重複する説明を省略
する。
７〜１６の切替制御を行う切替制御装置を示し、同図に
おいて、１７，１８，２０，２１はこの切替制御装置内
のインバータ、１９，２２はＮＡＮＤゲート、２４はト
ランスミッションゲート７〜１０の制御レジスタ、２５
はトランスミッションゲート１１，１２の制御レジスタ
である。なお、このほかの図５に示したものと同一の回
路部分には同一符号を付して、その重複する説明を省略
する。
【００１８】次に動作について説明する。まず、制御レ
ジスタ２５にて、どの入力バッファの出力とどの出力バ
ッファの入力とを接続するかを決める。この決定は制御
レジスタ２５の出力データにもとづいて、インバータ２
０，２１，２３およびＮＡＮＤゲート１９，２２を介し
て各トランスミッションゲート１１，１２に相対的な信
号が入力されることによりなされる。
ジスタ２５にて、どの入力バッファの出力とどの出力バ
ッファの入力とを接続するかを決める。この決定は制御
レジスタ２５の出力データにもとづいて、インバータ２
０，２１，２３およびＮＡＮＤゲート１９，２２を介し
て各トランスミッションゲート１１，１２に相対的な信
号が入力されることによりなされる。
【００１９】次に、制御レジスタ２４にデータ｀Ｈ´を
書き込むことにより、インバータ１７，１８を介して各
トランスミッションゲート７〜１０を制御し、出力バッ
ファ１，３とポートラッチ５，６間のトランスミッショ
ンゲート７，９、および入力バッファ２，４と内部バス
間のトランスミッションゲート８，１０を閉じる。
書き込むことにより、インバータ１７，１８を介して各
トランスミッションゲート７〜１０を制御し、出力バッ
ファ１，３とポートラッチ５，６間のトランスミッショ
ンゲート７，９、および入力バッファ２，４と内部バス
間のトランスミッションゲート８，１０を閉じる。
【００２０】また、制御回路としての上記トランスミッ
ションゲート１３〜１６により、ポートの方向制御を図
示しない方向レジスタによる制御から制御レジスタ２５
による制御に切り替える。
ションゲート１３〜１６により、ポートの方向制御を図
示しない方向レジスタによる制御から制御レジスタ２５
による制御に切り替える。
【００２１】そして、同時に、制御レジスタ２５にて決
めたポート同士をトランスミッションゲート１１または
１２を開き接続させる。この時、出力バッファ１，３お
よび入力バッファ２，４のポートについても、方向レジ
スタの値に関係なく制御回路にて切り替わる。
めたポート同士をトランスミッションゲート１１または
１２を開き接続させる。この時、出力バッファ１，３お
よび入力バッファ２，４のポートについても、方向レジ
スタの値に関係なく制御回路にて切り替わる。
【００２２】これにより、一方のポートからの入力デー
タを他方から直接出力させることができる。従ってポー
トの入力データの検査や出力データの｀Ｈ´，｀Ｌ´の
切り替えを簡単に行え、各データ特性評価を容易に実施
できる。
タを他方から直接出力させることができる。従ってポー
トの入力データの検査や出力データの｀Ｈ´，｀Ｌ´の
切り替えを簡単に行え、各データ特性評価を容易に実施
できる。
【００２３】実施例２．なお、上記実施例１では制御レ
ジスタ２４，２５により回路制御を行っていたが、図３
に示すように、外部端子３２，３３を通じて各トランス
ミッションゲート７〜１６の各切替制御信号によりポー
ト回路の制御を行うようにしても、上記実施例１と同様
の効果を奏する。
ジスタ２４，２５により回路制御を行っていたが、図３
に示すように、外部端子３２，３３を通じて各トランス
ミッションゲート７〜１６の各切替制御信号によりポー
ト回路の制御を行うようにしても、上記実施例１と同様
の効果を奏する。
【００２４】実施例３．また、上記実施例１，２では入
力バッファ２，４を用いたものを示したが、これらに代
えて、図４に示すように、シュミット回路３４，３５を
適用することにより、ヒステリシス特性評価についても
簡単に検査できるという利点が得られる。
力バッファ２，４を用いたものを示したが、これらに代
えて、図４に示すように、シュミット回路３４，３５を
適用することにより、ヒステリシス特性評価についても
簡単に検査できるという利点が得られる。
【００２５】
【発明の効果】以上のように、この発明によれば、ポー
トラッチおよび出力バッファ間に接続された第１のスイ
ッチ素子と、入力バッファおよび内部バス間に接続され
た第２のスイッチ素子と、一方の上記入力バッファの出
力側と他方の上記出力バッファの入力側とを接続し、上
記他方の入力バッファの出力側と上記一方の出力バッフ
ァの入力側とを接続する第３のスイッチ素子および第４
のスイッチ素子とを備え、制御レジスタに、上記第１〜
第４のスイッチ素子を、一方のポートの入力データを他
方のポートへ出力させるように切替制御させるように構
成したので、ポートの入力データの検査、および出力デ
ータの｀Ｈ´，｀Ｌ´切り替えを簡単に行える等ＤＣ特
性評価の簡略化が図れるものが得られる効果がある。
トラッチおよび出力バッファ間に接続された第１のスイ
ッチ素子と、入力バッファおよび内部バス間に接続され
た第２のスイッチ素子と、一方の上記入力バッファの出
力側と他方の上記出力バッファの入力側とを接続し、上
記他方の入力バッファの出力側と上記一方の出力バッフ
ァの入力側とを接続する第３のスイッチ素子および第４
のスイッチ素子とを備え、制御レジスタに、上記第１〜
第４のスイッチ素子を、一方のポートの入力データを他
方のポートへ出力させるように切替制御させるように構
成したので、ポートの入力データの検査、および出力デ
ータの｀Ｈ´，｀Ｌ´切り替えを簡単に行える等ＤＣ特
性評価の簡略化が図れるものが得られる効果がある。
【００２６】また、請求項２の発明によれば、外部端子
に入力される切替制御信号によって、一方のポートの入
力データを他方のポートへ出力させるように、第１〜第
４のスイッチ素子を制御するように構成したので、外部
端子からの制御データにもとづいてＤＣ特性評価を簡単
に行えるものが得られる効果がある。
に入力される切替制御信号によって、一方のポートの入
力データを他方のポートへ出力させるように、第１〜第
４のスイッチ素子を制御するように構成したので、外部
端子からの制御データにもとづいてＤＣ特性評価を簡単
に行えるものが得られる効果がある。
【００２７】請求項３の発明によれば、ポートラッチお
よび出力バッファ間に接続された第１のスイッチ素子
と、シュミット回路および内部バス間に接続された第２
のスイッチ素子と、一方の上記シュミット回路の出力側
と他方の上記出力バッファの入力側とを接続し、上記他
方のシュミット回路の出力側と上記一方の出力バッファ
の入力側とを接続する第３のスイッチ素子および第４の
スイッチ素子とを備え、制御レジスタに、上記第１〜第
４のスイッチ素子を、一方のポートの入力データを他方
のポートへ出力させるように切替制御させるように構成
したので、ヒステリシス特性評価を簡単に行えるものが
得られる効果がある。
よび出力バッファ間に接続された第１のスイッチ素子
と、シュミット回路および内部バス間に接続された第２
のスイッチ素子と、一方の上記シュミット回路の出力側
と他方の上記出力バッファの入力側とを接続し、上記他
方のシュミット回路の出力側と上記一方の出力バッファ
の入力側とを接続する第３のスイッチ素子および第４の
スイッチ素子とを備え、制御レジスタに、上記第１〜第
４のスイッチ素子を、一方のポートの入力データを他方
のポートへ出力させるように切替制御させるように構成
したので、ヒステリシス特性評価を簡単に行えるものが
得られる効果がある。
【図１】請求項１の発明の実施例によるポート回路を示
すブロック図である。
すブロック図である。
【図２】図１におけるトランスミッションゲートの制御
回路を示すブロック図である。
回路を示すブロック図である。
【図３】請求項２の発明の実施例によるポート回路にお
けるトランスミッションゲートの制御回路を示すブロッ
ク図である。
けるトランスミッションゲートの制御回路を示すブロッ
ク図である。
【図４】請求項３の発明の実施例によるポート回路にお
けるトランスミッションゲートの制御回路を示すブロッ
ク図である。
けるトランスミッションゲートの制御回路を示すブロッ
ク図である。
【図５】従来のポート回路を示すブロック図である。
１，３ 出力バッファ ２，４ 入力バッファ ５，６ ポートラッチ ７，９ トランスミッションゲート（第１のスイッチ素
子） ８，１０ トランスミッションゲート（第２のスイッチ
素子） １１ トランスミッションゲート（第３のスイッチ素
子） １２ トランスミッションゲート（第４のスイッチ素
子） １３，１４，１５，１６ トランスミッションゲート
（制御回路） ２４，２５ 制御レジスタ ３０，３１ ポート ３２，３３ 外部端子 ３４，３５ シュミット回路 ３６ 内部バス
子） ８，１０ トランスミッションゲート（第２のスイッチ
素子） １１ トランスミッションゲート（第３のスイッチ素
子） １２ トランスミッションゲート（第４のスイッチ素
子） １３，１４，１５，１６ トランスミッションゲート
（制御回路） ２４，２５ 制御レジスタ ３０，３１ ポート ３２，３３ 外部端子 ３４，３５ シュミット回路 ３６ 内部バス
Claims (3)
- 【請求項１】 内部バスと２つ以上のポートのそれぞれ
との間に接続された、方向レジスタ信号によりポートの
入出力設定がなされる入力バッファと、ポートラッチお
よび出力バッファの直列回路とをそれぞれ備えたポート
回路において、上記ポートラッチおよび出力バッファ間
に接続された第１のスイッチ素子と、上記入力バッファ
および上記内部バス間に接続された第２のスイッチ素子
と、上記ポートの方向制御を上記方向レジスタ信号に代
えて行わせる制御回路と、一方の上記入力バッファの出
力側と他方の上記出力バッファの入力側とを互いに接続
する回路の途中、および上記他方の入力バッファの出力
側と上記一方の出力バッファの入力側とを互いに接続す
る第３のスイッチ素子および第４のスイッチ素子と、上
記第１〜第４のスイッチ素子を、一方のポートの入力デ
ータを他方のポートへ出力させるように切替制御する制
御レジスタとを備えたことを特徴とするポート回路。 - 【請求項２】 内部バスと２つ以上のポートのそれぞれ
との間に接続された、方向レジスタ信号によりポートの
入出力設定がなされる入力バッファと、ポートラッチお
よび出力バッファの直列回路とをそれぞれ備えたポート
回路において、上記ポートラッチおよび出力バッファ間
に接続された第１のスイッチ素子と、上記入力バッファ
および上記内部バス間に接続された第２のスイッチ素子
と、上記ポートの方向制御を上記方向レジスタ信号に代
えて行わせる制御回路と、一方の上記入力バッファの出
力側と他方の上記出力バッファの入力側とを互いに接続
する回路の途中、および上記他方の入力バッファの出力
側と上記一方の出力バッファの入力側とを互いに接続す
る第３のスイッチ素子および第４のスイッチ素子と、上
記第１〜第４のスイッチ素子を、一方のポートの入力デ
ータを他方のポートへ出力させるような切替制御信号を
入力する外部端子とを備えたことを特徴とするポート回
路。 - 【請求項３】 内部バスと２つ以上のポートのそれぞれ
との間に接続されて、方向レジスタ信号によりポートの
入出力設定がなされるシュミット回路と、ポートラッチ
および出力バッファの直列回路とをそれぞれ備えたポー
ト回路において、上記ポートラッチおよび出力バッファ
間に接続された第１のスイッチ素子と、上記シュミット
回路および上記内部バス間に接続された第２のスイッチ
素子と、上記ポートの方向制御を上記方向レジスタ信号
に代えて行わせる制御回路と、一方の上記シュミット回
路の出力側と他方の上記出力バッファの入力側とを互い
に接続する回路の途中、および上記他方のシュミット回
路の出力側と上記一方の出力バッファの入力側とを互い
に接続する第３のスイッチ素子および第４のスイッチ素
子と、上記第１〜第４のスイッチ素子を、一方のポート
の入力データを他方のポートへ出力させるように切替制
御する制御レジスタとを備えたことを特徴とするポート
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7511293A JPH06259365A (ja) | 1993-03-10 | 1993-03-10 | ポート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7511293A JPH06259365A (ja) | 1993-03-10 | 1993-03-10 | ポート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259365A true JPH06259365A (ja) | 1994-09-16 |
Family
ID=13566772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7511293A Pending JPH06259365A (ja) | 1993-03-10 | 1993-03-10 | ポート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
-
1993
- 1993-03-10 JP JP7511293A patent/JPH06259365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216342A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | 集積回路チップおよびその未使用パッドの処理方法 |
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