JPH03227033A - 論理回路 - Google Patents
論理回路Info
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- JPH03227033A JPH03227033A JP2022647A JP2264790A JPH03227033A JP H03227033 A JPH03227033 A JP H03227033A JP 2022647 A JP2022647 A JP 2022647A JP 2264790 A JP2264790 A JP 2264790A JP H03227033 A JPH03227033 A JP H03227033A
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- Japan
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- 238000013507 mapping Methods 0.000 claims abstract description 4
- 230000001902 propagating effect Effects 0.000 claims description 2
- 238000012360 testing method Methods 0.000 abstract description 18
- 230000000644 propagated effect Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 244000144992 flock Species 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にテスト容易な論理回路に
関する。
関する。
従来、メガマクロのようなある程度複雑な機能フロック
を含む大規模集積回路、あるいはプリント基板回路をテ
ストする時、その機能フロックと残りの回路を分離して
テストすることか行われている。例えば、第５図に示す
ように、機能プルワク５０５の外部にセレクタ５０４と
５０８をおき、選択信号５０１がｏｆｆのときは、セレ
クタ５０４が内部信号５０３を選択して、機能フロック
５０５の入力とし、セレクタ５０８は内部信号５０７を
５０９に出力し、外部端子へ出力し通常動作を行う。又
、選択信号５０１がオン（ｏ ｎ）の時は、セレクタ５
０４は外部入力信号５０２を選択し機能ブロックの入力
とし、セレクタ５０８は機能ブロック５０５の出力５０
６を選択し、外部出力信号５０９として出力する。従っ
て、この機能ブロック５０５を含む大規模集積回路ある
いはプリント基板回路は、選択信号がオフ（ｏｆｆ）の
時には通常の動作を行い、選択信号がｏｎのときには外
部入出力端子より直接この機能ブロックをアクセス可能
なりし、機能ブロックのテストを容易にしている。
を含む大規模集積回路、あるいはプリント基板回路をテ
ストする時、その機能フロックと残りの回路を分離して
テストすることか行われている。例えば、第５図に示す
ように、機能プルワク５０５の外部にセレクタ５０４と
５０８をおき、選択信号５０１がｏｆｆのときは、セレ
クタ５０４が内部信号５０３を選択して、機能フロック
５０５の入力とし、セレクタ５０８は内部信号５０７を
５０９に出力し、外部端子へ出力し通常動作を行う。又
、選択信号５０１がオン（ｏ ｎ）の時は、セレクタ５
０４は外部入力信号５０２を選択し機能ブロックの入力
とし、セレクタ５０８は機能ブロック５０５の出力５０
６を選択し、外部出力信号５０９として出力する。従っ
て、この機能ブロック５０５を含む大規模集積回路ある
いはプリント基板回路は、選択信号がオフ（ｏｆｆ）の
時には通常の動作を行い、選択信号がｏｎのときには外
部入出力端子より直接この機能ブロックをアクセス可能
なりし、機能ブロックのテストを容易にしている。
この構成であると、本来の機能を果たすための外部端子
をテスト用端子として兼用することが可能であり、テス
ト端子の増加を抑えることが８来、且つ選択信号をｏｎ
とすることにより、機能フロック５０５を外部端子より
直接アクセスできるため、この機能ブロック５０５のテ
ストの作成はこの機能ブロック５０５のみを考慮すれば
よいことになり、効率的に作成することができるという
利点がある。
をテスト用端子として兼用することが可能であり、テス
ト端子の増加を抑えることが８来、且つ選択信号をｏｎ
とすることにより、機能フロック５０５を外部端子より
直接アクセスできるため、この機能ブロック５０５のテ
ストの作成はこの機能ブロック５０５のみを考慮すれば
よいことになり、効率的に作成することができるという
利点がある。
しかしながら、このような利点がある反面、機能フロッ
ク５０５を除いた残りの回路のテストは、あいかわらす
困難であるという問題が生する。通常、残りの回路をテ
ストするためには、この機能フロックを含めた回路全体
の動作を考慮してテストパタンを作ることが必要となる
。しかし、メカマクロのような機能ブロックの構造は、
複雑な順序回路であることが多く、テストパタンの作成
は非常に困難となる。
ク５０５を除いた残りの回路のテストは、あいかわらす
困難であるという問題が生する。通常、残りの回路をテ
ストするためには、この機能フロックを含めた回路全体
の動作を考慮してテストパタンを作ることが必要となる
。しかし、メカマクロのような機能ブロックの構造は、
複雑な順序回路であることが多く、テストパタンの作成
は非常に困難となる。
例えば、テスト作成の手順の一例を第６図で示すと、ま
す外部入力端子６０１から始まって、機能フロック６５
０の入力端子６０２に至るパス６１０を活性化し、つい
て入力端子６０２から機能ブロック６５０の出力端子６
０３へのパス６２０を活性化し、最後に出力端子６０３
から外部出力端子６０４へのパス６３０を活性化して、
一つのテストパタンを作成する。この場合、パス６２０
を活性化可能なように機能ブロック６５０の入出力端子
の状態を決定する必要がある。しかし、機能ブロック６
５０が複雑であると、これは非常に困難である。又、機
能ブロック６５０内のフリップフロップ等の順序素子が
パス上にあると、これらフリップフロップの内部状態を
更に考慮する必要があり、困難さは一層増す。
す外部入力端子６０１から始まって、機能フロック６５
０の入力端子６０２に至るパス６１０を活性化し、つい
て入力端子６０２から機能ブロック６５０の出力端子６
０３へのパス６２０を活性化し、最後に出力端子６０３
から外部出力端子６０４へのパス６３０を活性化して、
一つのテストパタンを作成する。この場合、パス６２０
を活性化可能なように機能ブロック６５０の入出力端子
の状態を決定する必要がある。しかし、機能ブロック６
５０が複雑であると、これは非常に困難である。又、機
能ブロック６５０内のフリップフロップ等の順序素子が
パス上にあると、これらフリップフロップの内部状態を
更に考慮する必要があり、困難さは一層増す。
本発明の目的は、前記問題点が解決し、機能ブロックが
非常に複雑な場合でも、容易にテストパタンの作成を可
能とすることができる論理回路を提供することにある。
非常に複雑な場合でも、容易にテストパタンの作成を可
能とすることができる論理回路を提供することにある。
本発明の構成は、モード設定端子と他のｎ個の入力端子
及びｍ個の出力端子を有し、モード設定端子がｏｆｆの
時は通常動作を行う論理回路において、モード設定端子
がｏｎの時は通常動作を行う回路部分を介さずに、モー
ド設定端子以外のｎ個の入力端子の信号値をｍ個の出力
端子の信号値にマツプして伝搬する手段を設けたことを
特徴とする。
及びｍ個の出力端子を有し、モード設定端子がｏｆｆの
時は通常動作を行う論理回路において、モード設定端子
がｏｎの時は通常動作を行う回路部分を介さずに、モー
ド設定端子以外のｎ個の入力端子の信号値をｍ個の出力
端子の信号値にマツプして伝搬する手段を設けたことを
特徴とする。
本発明の論理回路を大規模集積回路あるいはプリント基
盤回路の機能ブロックに適用すると、モード設定端子が
ｏｆｆのときはこのｎ入力ｍ出力の機能ブロックは、通
常動作すなわち本来布している機能が動作し、その結果
が機能フロックの外部へ伝搬する。又、モード設定端子
をｏｎにすると機能ブロックの入力信号がこの機能ブロ
ックの通常動作を行う複雑な回路を介さずに、機能フロ
ックの出力に伝搬することができる。従って、例えば〔
発明が解決しようとする課題〕の項でのべた第６図にお
ける機能ブロックの入力端子６０２から機能フロックの
出力端子６０３へのパス６２０を活性化するかわりに、
モード設定端子をｏｎにして、機能ブロックの入力信号
を出力信号にマツプする手段を利用して入力端子６０２
の信号を出力端子６０３に伝搬させる。
盤回路の機能ブロックに適用すると、モード設定端子が
ｏｆｆのときはこのｎ入力ｍ出力の機能ブロックは、通
常動作すなわち本来布している機能が動作し、その結果
が機能フロックの外部へ伝搬する。又、モード設定端子
をｏｎにすると機能ブロックの入力信号がこの機能ブロ
ックの通常動作を行う複雑な回路を介さずに、機能フロ
ックの出力に伝搬することができる。従って、例えば〔
発明が解決しようとする課題〕の項でのべた第６図にお
ける機能ブロックの入力端子６０２から機能フロックの
出力端子６０３へのパス６２０を活性化するかわりに、
モード設定端子をｏｎにして、機能ブロックの入力信号
を出力信号にマツプする手段を利用して入力端子６０２
の信号を出力端子６０３に伝搬させる。
次に本発明について図面を用いて説明する。第１図は本
発明の一実施例の論理回路の概念をあられしたフロック
図である。第１図において、本実施例は、通常機能動作
部１０３．マツプ手段部１０２、セレクタ部１０６とを
含み、機能ブロックへの入力信号１０１はマツプ手段部
１０２と通常機能動作部１０３の両方に直接入力する。
発明の一実施例の論理回路の概念をあられしたフロック
図である。第１図において、本実施例は、通常機能動作
部１０３．マツプ手段部１０２、セレクタ部１０６とを
含み、機能ブロックへの入力信号１０１はマツプ手段部
１０２と通常機能動作部１０３の両方に直接入力する。
又、マツプ手段部１０２と通常機能動作部１０３の出力
１０４と１０５は、ともにセレクタ部１０６に入力し、
モード設定端子１０８がｏｎのときには１０４の信号値
が機能フロックの出力信号１０７として選択され、モー
ド設定端子がｏｆｆのときは、出力１０５の信号値が機
能ブロックの出力信号１０７として選択される。
１０４と１０５は、ともにセレクタ部１０６に入力し、
モード設定端子１０８がｏｎのときには１０４の信号値
が機能フロックの出力信号１０７として選択され、モー
ド設定端子がｏｆｆのときは、出力１０５の信号値が機
能ブロックの出力信号１０７として選択される。
次に、マツプ手段部１０２の実施例を機能ブロックの入
力端子数ｎと出力端子数ｍの関係で場合わけして説明す
る。ｎ＝ｍの場合は、機能フロ、りの入力端子数と出力
端子数が同じであるので、単純に入力端子と出力端子を
１対ｌ対応させれば良い。その−例が第２図であり、マ
ツプ手段部１０２の入力端子２０ｉ（ｉ＝１〜ｎ）はそ
れぞれインバータ２個を介して出力端子２１１（ｉｌ〜
ｎ）に接続して１対１対応し、入力端子２０ｉの入力信
号値がそのまま出力端子２１１の出力信号値に伝搬する
。この場合、入力端子２０１と出力端子２１ｉとの間は
インバータが２個おかれているが、１個あるいは３個と
して信号を反転させて伝搬させても良い。ｎ＞ｍの場合
は、マツプ手段部１０２の各出力信号にはマツプ手段部
１０２の一つあるいは複数の入力信号にある論理演算を
施した結果を対応させる。この時、マツプ手段部１０２
の入力信号は最低−回はこの論理演算の対象とする。ｍ
＝８．ｎ＝３の場合の一例を第３図に示す。マツプ手段
部１０２の入力３０１，３０４゜３０７の入力信号は、
ＡＮＤゲート３１１でＡＮＤ演算をｈ伍されて、マツプ
手段部の出力３２１に出力する。マツプ手段部の入力３
０２，３０５゜３０８の入力信号はＡＮＤゲー）３１２
を介してＡＮＤ演算を施され、出力３２２に出力する。
力端子数ｎと出力端子数ｍの関係で場合わけして説明す
る。ｎ＝ｍの場合は、機能フロ、りの入力端子数と出力
端子数が同じであるので、単純に入力端子と出力端子を
１対ｌ対応させれば良い。その−例が第２図であり、マ
ツプ手段部１０２の入力端子２０ｉ（ｉ＝１〜ｎ）はそ
れぞれインバータ２個を介して出力端子２１１（ｉｌ〜
ｎ）に接続して１対１対応し、入力端子２０ｉの入力信
号値がそのまま出力端子２１１の出力信号値に伝搬する
。この場合、入力端子２０１と出力端子２１ｉとの間は
インバータが２個おかれているが、１個あるいは３個と
して信号を反転させて伝搬させても良い。ｎ＞ｍの場合
は、マツプ手段部１０２の各出力信号にはマツプ手段部
１０２の一つあるいは複数の入力信号にある論理演算を
施した結果を対応させる。この時、マツプ手段部１０２
の入力信号は最低−回はこの論理演算の対象とする。ｍ
＝８．ｎ＝３の場合の一例を第３図に示す。マツプ手段
部１０２の入力３０１，３０４゜３０７の入力信号は、
ＡＮＤゲート３１１でＡＮＤ演算をｈ伍されて、マツプ
手段部の出力３２１に出力する。マツプ手段部の入力３
０２，３０５゜３０８の入力信号はＡＮＤゲー）３１２
を介してＡＮＤ演算を施され、出力３２２に出力する。
同しく入力３０３，３０８の入力信号はＡＮＤケート３
１３を介してＡＮＤ演算され出力３２３に出力する。マ
ツプ手段部の入力信号と出力信号の組合せとして、第３
図３に示したのは一例にすぎず、入力信号と出力信号が
もれなく組合わされるならば、どのケースをとっても良
い。例えば、入力３０１と出力３２１、入力３０２と出
力３２２、そして入力３０３から入力３０８と出力３２
３の組合せもある。又、第３図の例では入力信号にＡＮ
Ｄ演算を施してマツプしたが、それ以外のＯＲ演算、Ｎ
ＯＲ演算、ＮＡＮＤＡＮＤ演算を施してもよい。又これ
らの演算の任意の組合せでもよく、更には第３図では全
てＡＮＤ演算で同じ演算を施していたか、別々の演算の
組合せても良−い。
１３を介してＡＮＤ演算され出力３２３に出力する。マ
ツプ手段部の入力信号と出力信号の組合せとして、第３
図３に示したのは一例にすぎず、入力信号と出力信号が
もれなく組合わされるならば、どのケースをとっても良
い。例えば、入力３０１と出力３２１、入力３０２と出
力３２２、そして入力３０３から入力３０８と出力３２
３の組合せもある。又、第３図の例では入力信号にＡＮ
Ｄ演算を施してマツプしたが、それ以外のＯＲ演算、Ｎ
ＯＲ演算、ＮＡＮＤＡＮＤ演算を施してもよい。又これ
らの演算の任意の組合せでもよく、更には第３図では全
てＡＮＤ演算で同じ演算を施していたか、別々の演算の
組合せても良−い。
しかし、信号値を伝搬させるためには可能な限り単純な
構成が望ましい。ｎ＜ｍの場合も、マツプ手段部の各出
力信号にはマツプ手段部の一つあるいは複数の入力信号
にある演算を施した結果を対応させる。例えば、第４図
の実施例は入力端子数ｎ＝３、出力端子数ｍ＝５の場合
の一実施例であるが、そこではマツプ手段部の入力４０
１の信号は、インバータ４１１て反転され、出力４２１
と４２４に伝搬し、入力４０２の信号はバッファ４１２
を介してそのまま出力４２２と４２４に伝搬する。又、
入力４０３の信号はインバータ４１３て反転され、出力
４２３に伝搬する。以上説明したように、機能ブロック
の入力端子数と出力端子数との関係にかかわらす、マツ
プ手段部を構成することができる。
構成が望ましい。ｎ＜ｍの場合も、マツプ手段部の各出
力信号にはマツプ手段部の一つあるいは複数の入力信号
にある演算を施した結果を対応させる。例えば、第４図
の実施例は入力端子数ｎ＝３、出力端子数ｍ＝５の場合
の一実施例であるが、そこではマツプ手段部の入力４０
１の信号は、インバータ４１１て反転され、出力４２１
と４２４に伝搬し、入力４０２の信号はバッファ４１２
を介してそのまま出力４２２と４２４に伝搬する。又、
入力４０３の信号はインバータ４１３て反転され、出力
４２３に伝搬する。以上説明したように、機能ブロック
の入力端子数と出力端子数との関係にかかわらす、マツ
プ手段部を構成することができる。
以上説明したように、本実施例の論理回路を大規模集積
回路あるいはプリント基盤内の機能フロックに適用する
と、モード設定端子をＯｎにすると機能フロック内にう
めこまれたマツプ手段部によって、機能フロックの入力
信号値を機能フロ、りの出力信号値にマツプすることか
できる。
回路あるいはプリント基盤内の機能フロックに適用する
と、モード設定端子をＯｎにすると機能フロック内にう
めこまれたマツプ手段部によって、機能フロックの入力
信号値を機能フロ、りの出力信号値にマツプすることか
できる。
これを用いることによって、メカマクロのような機能フ
Ｉ：１．．りを含む大規模集積回路あるいはプリント基
盤回路のテスト作成において、従来技術では困難であっ
た機能ブロックの入力端子から出力端子への機能ブロッ
ク内のパスを活性化することが容易となる。特に、マツ
プ手段部を可能な限り単純な構成とすると、パスの活性
化が非常に単純となる。例えば、第２図及び第４図の実
施例ではそのままマツプ手段部の入力から出力のどのパ
スをとっても活性化している。又、第３図の例では入力
から出力のパスを活性化するためには、パスの途中に挿
入したＡＮＤゲートのみの入力値を制御すれば良い。
Ｉ：１．．りを含む大規模集積回路あるいはプリント基
盤回路のテスト作成において、従来技術では困難であっ
た機能ブロックの入力端子から出力端子への機能ブロッ
ク内のパスを活性化することが容易となる。特に、マツ
プ手段部を可能な限り単純な構成とすると、パスの活性
化が非常に単純となる。例えば、第２図及び第４図の実
施例ではそのままマツプ手段部の入力から出力のどのパ
スをとっても活性化している。又、第３図の例では入力
から出力のパスを活性化するためには、パスの途中に挿
入したＡＮＤゲートのみの入力値を制御すれば良い。
以上説明したように、テストする場合その制御が容易に
行えるという効果がある。
行えるという効果がある。
４
第１図は本発明の一実施例の論理回路を示すブロック図
、第２図はｎ＝ｍの時の第１図のマツプ手段部を示す回
路図、第３図はｎ＝８．ｒｎ＝３の時の第１図のマツプ
手段部を示す回路図、第４図はｎ＝：３．ｍ＝５の時の
マツプ手段部を示す回路図、第５図は従来の機能フロッ
クを含む回路のテスト手段を示すフロ、り図、第６図は
第５図のテスト生成状態を示す図である。 １０１は入力信号、１０２はマツプ手段部、１０３は通
常機能動作部、１０６はセレクタ部、１０７は出力信号
、２０１から２０ｎ、３０１から３０８，４０１，４０
２及び４０３は入力端子、２１１から２１ｎ、３２１，
３２２および３２３は出力端子、３１１，３１２及び３
１３はＡＮＤケート、４１１，４１３はインバータ、４
１２はバッファ、５０１はテスト用の選択信号、５０２
は外部入力信号、５０３は回路内の内部信号、５０４と
５０８はセレクタ、５０５は機能フロック、５０６は機
能フロックの出力信号、５０７は回路内の内部信号、５
０９は外部出力信号、６０１は外部入力端子、６０２は
機能プロ、りの入力端子、６０３は機能ブロックの出力
端子、６０４は外部出力端子、６１０，６２０，６３０
は論理パス、６４０は機能フロックを含む全体回路、６
５０は機能フロック。
、第２図はｎ＝ｍの時の第１図のマツプ手段部を示す回
路図、第３図はｎ＝８．ｒｎ＝３の時の第１図のマツプ
手段部を示す回路図、第４図はｎ＝：３．ｍ＝５の時の
マツプ手段部を示す回路図、第５図は従来の機能フロッ
クを含む回路のテスト手段を示すフロ、り図、第６図は
第５図のテスト生成状態を示す図である。 １０１は入力信号、１０２はマツプ手段部、１０３は通
常機能動作部、１０６はセレクタ部、１０７は出力信号
、２０１から２０ｎ、３０１から３０８，４０１，４０
２及び４０３は入力端子、２１１から２１ｎ、３２１，
３２２および３２３は出力端子、３１１，３１２及び３
１３はＡＮＤケート、４１１，４１３はインバータ、４
１２はバッファ、５０１はテスト用の選択信号、５０２
は外部入力信号、５０３は回路内の内部信号、５０４と
５０８はセレクタ、５０５は機能フロック、５０６は機
能フロックの出力信号、５０７は回路内の内部信号、５
０９は外部出力信号、６０１は外部入力端子、６０２は
機能プロ、りの入力端子、６０３は機能ブロックの出力
端子、６０４は外部出力端子、６１０，６２０，６３０
は論理パス、６４０は機能フロックを含む全体回路、６
５０は機能フロック。
Claims (1)
- 【特許請求の範囲】 １、モード設定端子と他のｎ個の入力端子及びｍ個の出
力端子とを備え、前記モード設定端子がオフの時は、通
常動作を行う論理回路において、前記モード設定端子が
オンの時は通常動作を行う回路部分を介さずに、前記モ
ード設定端子以外のｎ個の入力端子の信号値を前記ｍ個
の出力端子の信号値にマップして伝搬する手段を設けた
ことを特徴とする論理回路。 ２、手段がバッファを備えていることを特徴とする請求
項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022647A JPH03227033A (ja) | 1990-01-31 | 1990-01-31 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022647A JPH03227033A (ja) | 1990-01-31 | 1990-01-31 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227033A true JPH03227033A (ja) | 1991-10-08 |
Family
ID=12088641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022647A Pending JPH03227033A (ja) | 1990-01-31 | 1990-01-31 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110456272A (zh) * | 2019-09-12 | 2019-11-15 | 国电联合动力技术有限公司 | 一种发电机组整机安全系统的测试系统及测试方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444480A (en) * | 1977-09-14 | 1979-04-07 | Nec Corp | Package for integrated circuit |
-
1990
- 1990-01-31 JP JP2022647A patent/JPH03227033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444480A (en) * | 1977-09-14 | 1979-04-07 | Nec Corp | Package for integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110456272A (zh) * | 2019-09-12 | 2019-11-15 | 国电联合动力技术有限公司 | 一种发电机组整机安全系统的测试系统及测试方法 |
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