JPH0427883A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0427883A JPH0427883A JP2133524A JP13352490A JPH0427883A JP H0427883 A JPH0427883 A JP H0427883A JP 2133524 A JP2133524 A JP 2133524A JP 13352490 A JP13352490 A JP 13352490A JP H0427883 A JPH0427883 A JP H0427883A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- test
- mode
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 48
- 239000000872 buffer Substances 0.000 claims abstract description 35
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、高機能なブロックを内蔵する集積回路に関
するものである。
するものである。
〔従来の技術］
従来、機能ブロック内蔵の集積回路の開発においては個
々にテストを行うためのテスト回路設計を行わなければ
ならなかった。
々にテストを行うためのテスト回路設計を行わなければ
ならなかった。
第２図は従来例の集積回路の構成図である。第２図にお
いて、１は千ンブ内部と外部との信号のインタフェイス
を行う入出力バッファ領域、２３は機能ブロック、４は
機能ブロック２．３を個々にテストするためのテスト回
路ブロックである。
いて、１は千ンブ内部と外部との信号のインタフェイス
を行う入出力バッファ領域、２３は機能ブロック、４は
機能ブロック２．３を個々にテストするためのテスト回
路ブロックである。
従来の集積回路の設計においては、テスト回路フロック
４をはしめから回路入力することにより回路を構成して
いた。
４をはしめから回路入力することにより回路を構成して
いた。
しかしながら、機能ブロックを内蔵する場合、ブロック
ごとにテストが行えるようにテスト回路の設計を行わな
ければならず、従来の集積回路では内部論理ゲートを使
用して各種の機能ブロック２．３のテスト回路を構成し
ていた。そのため、高集積な回路を設計する場合には設
計が困難であった。また、機能ブロック２，３と機能ブ
ロック２３をテストする回路が分離していたため、機能
ブロック２．３とテスト回路ブロンク４間に配線が密集
してレイアウト的にも問題があった。
ごとにテストが行えるようにテスト回路の設計を行わな
ければならず、従来の集積回路では内部論理ゲートを使
用して各種の機能ブロック２．３のテスト回路を構成し
ていた。そのため、高集積な回路を設計する場合には設
計が困難であった。また、機能ブロック２，３と機能ブ
ロック２３をテストする回路が分離していたため、機能
ブロック２．３とテスト回路ブロンク４間に配線が密集
してレイアウト的にも問題があった。
この発明の目的は、高集積な回路設計が容易に行える集
積回路を提供することを目的とする。
積回路を提供することを目的とする。
Ｃｔａ題を解決するための手段〕
この発明の集積回路は、複数の機能ブロックと、複数の
入力バッファおよび出力バッファと、複数のモード切換
手段とからなる。
入力バッファおよび出力バッファと、複数のモード切換
手段とからなる。
複数の入力バッファおよび出カバソファは、機能ブロッ
クの各々の周辺に配置されている。
クの各々の周辺に配置されている。
複数のモード切換手段は、入力バッファおよび出力バッ
ファと機能ブロックとの間に各々介在して、入力バッフ
ァに加えたテスト入力信号を機能ブロックに与えるとと
もに機能ブロックのテスト出力信号を出力バッファに与
えるテストモードと、入力バッファに加えたノーマル入
力信号を機能ブロックに与えるとともに機能ブロックの
ノーマル出力信号を出力バッファに与えるノーマルモー
ドに切換え可能とし、また、個別にテストモードに切換
え可能とした。
ファと機能ブロックとの間に各々介在して、入力バッフ
ァに加えたテスト入力信号を機能ブロックに与えるとと
もに機能ブロックのテスト出力信号を出力バッファに与
えるテストモードと、入力バッファに加えたノーマル入
力信号を機能ブロックに与えるとともに機能ブロックの
ノーマル出力信号を出力バッファに与えるノーマルモー
ドに切換え可能とし、また、個別にテストモードに切換
え可能とした。
この発明の構成によれば、入カバソファおよび出カバソ
ファと機能ブロックとの間に各々テストモードとノーマ
ルモードに切換え可能な複数のモード切換手段を設け、
個別にテストモードに切換え可能としたことにより、ス
タンダードセルにおいても高集積な回路設計が容易に行
うことができ、設計の自由度が広がる。
ファと機能ブロックとの間に各々テストモードとノーマ
ルモードに切換え可能な複数のモード切換手段を設け、
個別にテストモードに切換え可能としたことにより、ス
タンダードセルにおいても高集積な回路設計が容易に行
うことができ、設計の自由度が広がる。
この発明の一実施例の集積回路の構成図を第１図に示す
。
。
この集積回路５は、２つの機能ブロックすなわちＡ機能
ブロック３ａとＢ機能ブロック３ｂとを内蔵しており、
４ａはへ機能ブロック３ａにマルチプレクサＭ ＠ １
” Ｍ ＠、およびトライステートハ・ンファＴ□〜
Ｔ ａ Ｒを付加したブロックである。また、４ｂも４
ａと同様Ｂ機能ブロック３ｂにマルチブし・フサおよび
トライステートバッファを付加したフロックである。２
つの機能ブロック３ａ、３ｂに関わる部分の構成は同し
であるので、ここでは主にＡ機能ブロック３ａに関わる
部分の構成について説明する。
ブロック３ａとＢ機能ブロック３ｂとを内蔵しており、
４ａはへ機能ブロック３ａにマルチプレクサＭ ＠ １
” Ｍ ＠、およびトライステートハ・ンファＴ□〜
Ｔ ａ Ｒを付加したブロックである。また、４ｂも４
ａと同様Ｂ機能ブロック３ｂにマルチブし・フサおよび
トライステートバッファを付加したフロックである。２
つの機能ブロック３ａ、３ｂに関わる部分の構成は同し
であるので、ここでは主にＡ機能ブロック３ａに関わる
部分の構成について説明する。
第１図において、１．１〜１．、、はチップ内部と外部
との信号のインクフェイスを行う入力バッファが内蔵さ
れた入力セル、２．〜２．．．はチップ内部と外部との
信号のインタフェイスを行う出力バッファおよびマルチ
プレクサ２Ｍ−＋〜２Ｍ、が内蔵された出力セルである
。なお、マルチプレクサ２Ｍ、〜２Ｍ、、ｌは、マルチ
プレクサＭ１〜Ｍ、およびトライステートバッファＴ１
〜Ｔｌｌ、ｌとともに、テス）・モードとノーマルモー
ドとを切換えるためのモード切換手段を構成する。
との信号のインクフェイスを行う入力バッファが内蔵さ
れた入力セル、２．〜２．．．はチップ内部と外部との
信号のインタフェイスを行う出力バッファおよびマルチ
プレクサ２Ｍ−＋〜２Ｍ、が内蔵された出力セルである
。なお、マルチプレクサ２Ｍ、〜２Ｍ、、ｌは、マルチ
プレクサＭ１〜Ｍ、およびトライステートバッファＴ１
〜Ｔｌｌ、ｌとともに、テス）・モードとノーマルモー
ドとを切換えるためのモード切換手段を構成する。
まず、入力の接続に関して説明する。へ機能ブロック３
ａのｎ個の各入力端子にはそれぞれ各マルチプレクサＭ
１〜Ｍ、Ｍを接続し、各マルチプレクサＭｌｌｌ−Ｍ１
１．、にはＡ機能ブロック３ａのテストモード用端子！
１〜■、、、と通常動作を行うノーマルモード用端子６
．〜６．．．とを設けている。なお、マルチプレクサＭ
、ｌ−Ｍ、Ｉ、は、セレクト人力Ｓがハイレヘルのとき
には入力Ｂが選択され出力Ｙはテストモードになり、セ
レクト人力Ｓがローレヘルのときには入力Ａが選択され
出力Ｙはノーマルモードになる。
ａのｎ個の各入力端子にはそれぞれ各マルチプレクサＭ
１〜Ｍ、Ｍを接続し、各マルチプレクサＭｌｌｌ−Ｍ１
１．、にはＡ機能ブロック３ａのテストモード用端子！
１〜■、、、と通常動作を行うノーマルモード用端子６
．〜６．．．とを設けている。なお、マルチプレクサＭ
、ｌ−Ｍ、Ｉ、は、セレクト人力Ｓがハイレヘルのとき
には入力Ｂが選択され出力Ｙはテストモードになり、セ
レクト人力Ｓがローレヘルのときには入力Ａが選択され
出力Ｙはノーマルモードになる。
そして集積回路５の設計時には、へ機能ブロック３ａの
入力端子数に相当する入力セル１１〜１８．、を配置す
る。入力セル１．１〜１．ａｌｌにもそれぞれテストモ
ード用端子１．、−１０が付加されており、配置した時
点で入力セル１ ａｌ〜１ｏとマルチプレクサＭ、１〜
Ｍｏの同符号のテストモード用端子Ｉ０〜■、がそれぞ
れ接続される。
入力端子数に相当する入力セル１１〜１８．、を配置す
る。入力セル１．１〜１．ａｌｌにもそれぞれテストモ
ード用端子１．、−１０が付加されており、配置した時
点で入力セル１ ａｌ〜１ｏとマルチプレクサＭ、１〜
Ｍｏの同符号のテストモード用端子Ｉ０〜■、がそれぞ
れ接続される。
また、マルチプレクサＭ１〜Ｍ ｍ １１のセレクト人
力Ｓはテスト端子Ｓａと接続され、Ａ＠能ジブロック３
ａテスＩ・する場合にはテスト端子Ｓａにハイレヘルを
入力することでテスト可能となる。以上で、テストモー
ド入力端子の接続が完了する。
力Ｓはテスト端子Ｓａと接続され、Ａ＠能ジブロック３
ａテスＩ・する場合にはテスト端子Ｓａにハイレヘルを
入力することでテスト可能となる。以上で、テストモー
ド入力端子の接続が完了する。
つぎに、出力端子の接続に関して説明する。へ機能ブロ
ック３ａのｎ個の各出力端子にはそれぞれ各トライステ
ートバッファＴ□〜Ｔ ａ ｎが付加され、へ機能ブロ
ンク３ａにモード切換手段を構成するマルチプレクサＭ
１〜Ｍ□およびトライステートバッファＴ１〜Ｔ ｍ
ｎを付加したブロンク４ａとしては、各トライステート
バッファＴ１〜Ｔ、、。
ック３ａのｎ個の各出力端子にはそれぞれ各トライステ
ートバッファＴ□〜Ｔ ａ ｎが付加され、へ機能ブロ
ンク３ａにモード切換手段を構成するマルチプレクサＭ
１〜Ｍ□およびトライステートバッファＴ１〜Ｔ ｍ
ｎを付加したブロンク４ａとしては、各トライステート
バッファＴ１〜Ｔ、、。
の出力端子でもあるＡ＠能ジブロック３ａテストモード
用端子０１〜０１．、と通常動作を行うノーマルモード
用端子７１□〜７．、、とが設けられる。なお、トライ
ステートハンフ７ Ｔａｌ〜Ｔ ａ ｎは、セレクト人
力Ｓがハイレベルのときにアクティブになり、セレクト
人力Ｓがローレベルのときにインアクティブになる。
用端子０１〜０１．、と通常動作を行うノーマルモード
用端子７１□〜７．、、とが設けられる。なお、トライ
ステートハンフ７ Ｔａｌ〜Ｔ ａ ｎは、セレクト人
力Ｓがハイレベルのときにアクティブになり、セレクト
人力Ｓがローレベルのときにインアクティブになる。
そして集積回路５の設計時には、Ａ機能ブロック３ａの
出力端子数に相当する出力セル２１〜２、、、を配置す
る。出力セル２．〜２．にもそれぞれテストモード用端
子５１〜σ１１が付加されており、配置した時点で出力
セル２□〜２ｏとへ機能ブロック３ａの同符号のテスト
モード用端子０１〜丁、７がそれぞれ接続される。ここ
で、Ａ＠能ブロンク３ａのノーマルモード用の出力端子
７□〜７１、も出力セル２１〜２ｏの入力端子８ Ａ１
−８１、と接続される。なお、機能ブロック３ａ、３ｂ
のテスト端子Ｓａ、Ｓｂには、どれか１つにハイレベル
が入力され、他はローレベルが入力されるように設計さ
れ、どれか１つのｉｉブロック３ａ３ｂのトライステー
トバッファ出力のみがアクティブになる。
出力端子数に相当する出力セル２１〜２、、、を配置す
る。出力セル２．〜２．にもそれぞれテストモード用端
子５１〜σ１１が付加されており、配置した時点で出力
セル２□〜２ｏとへ機能ブロック３ａの同符号のテスト
モード用端子０１〜丁、７がそれぞれ接続される。ここ
で、Ａ＠能ブロンク３ａのノーマルモード用の出力端子
７□〜７１、も出力セル２１〜２ｏの入力端子８ Ａ１
−８１、と接続される。なお、機能ブロック３ａ、３ｂ
のテスト端子Ｓａ、Ｓｂには、どれか１つにハイレベル
が入力され、他はローレベルが入力されるように設計さ
れ、どれか１つのｉｉブロック３ａ３ｂのトライステー
トバッファ出力のみがアクティブになる。
出力セル２１〜２□。には、それぞれモード切換手段を
構成するマルチプレクサ２Ｍ−＋〜２Ｍ、、、が内蔵さ
れている。なお、マルチプレクサ２Ｍ８１〜２Ｍいは、
セレクト人力Ｓがハイレベルのとき、すなわちテストモ
ード時には人力Ｂが選択され出力される。また、セレク
ト人力Ｓがローレベルのときすなわちノーマルモード時
には入力Ａが選択され出力される。以上で、テストモー
ト入力端子の接続が完了する。
構成するマルチプレクサ２Ｍ−＋〜２Ｍ、、、が内蔵さ
れている。なお、マルチプレクサ２Ｍ８１〜２Ｍいは、
セレクト人力Ｓがハイレベルのとき、すなわちテストモ
ード時には人力Ｂが選択され出力される。また、セレク
ト人力Ｓがローレベルのときすなわちノーマルモード時
には入力Ａが選択され出力される。以上で、テストモー
ト入力端子の接続が完了する。
この実施例によれば、ノーマルモードの回路接続のみで
機能ブロック３ａ、３ｂを内蔵した集積回路５の設計が
実現できる。
機能ブロック３ａ、３ｂを内蔵した集積回路５の設計が
実現できる。
この発明の集積回路は、入力バッファおよび出力バッフ
ァと機能ブロックとの間に各々テストモードとノーマル
モードに切換え可能な複数のモード切換手段を設け、個
別にテストモートに切換え可能としたことにより、スタ
ンダードセルにおいても高集積な回路設計が容易に行う
ことができ、レイアウト上でも効率がよくなり面積の縮
少が図れる。さらに、機能ブロックのテスト回路設計に
関してはあらかしめ完了しているので、機能ブロックの
テストモードのシミュレーションが不要になり開発期間
が短縮される。
ァと機能ブロックとの間に各々テストモードとノーマル
モードに切換え可能な複数のモード切換手段を設け、個
別にテストモートに切換え可能としたことにより、スタ
ンダードセルにおいても高集積な回路設計が容易に行う
ことができ、レイアウト上でも効率がよくなり面積の縮
少が図れる。さらに、機能ブロックのテスト回路設計に
関してはあらかしめ完了しているので、機能ブロックの
テストモードのシミュレーションが不要になり開発期間
が短縮される。
第１図はこの発明の一実施例の集積回路の構成図、第２
図は従来例の集積回路の構成図である。 １１〜１□・・・入力セル、２１〜２１．、・・・出力
セル、２Ｍ、〜２Ｍ、Ｉ、、Ｍ、、〜Ｍ□・・・マルチ
プレクサ（モード切換手段）、３ａ・・・Ａ機能ブロッ
ク、３ｂ・・・Ｂ機能ブロック、５・・・集積回路 Ｔ
０〜Ｔ、・・・トライステートバッファ（モード切換手
段）第 図 ？
図は従来例の集積回路の構成図である。 １１〜１□・・・入力セル、２１〜２１．、・・・出力
セル、２Ｍ、〜２Ｍ、Ｉ、、Ｍ、、〜Ｍ□・・・マルチ
プレクサ（モード切換手段）、３ａ・・・Ａ機能ブロッ
ク、３ｂ・・・Ｂ機能ブロック、５・・・集積回路 Ｔ
０〜Ｔ、・・・トライステートバッファ（モード切換手
段）第 図 ？
Claims (1)
- 【特許請求の範囲】 複数の機能ブロックと、 この機能ブロックの各々の周辺に配置した複数の入力バ
ッファおよび出力バッファと、 この入力バッファおよび出力バッファと前記機能ブロッ
クとの間に各々介在して、入力バッファに加えたテスト
入力信号を機能ブロックに与えるとともに機能ブロック
のテスト出力信号を出力バッファに与えるテストモード
と、入力バッファに加えたノーマル入力信号を機能ブロ
ックに与えるとともに機能ブロックのノーマル出力信号
を出力バッファに与えるノーマルモードに切換え可能な
複数のモード切換手段とを備え、 前記複数のモード切換手段を個別にテストモードに切換
え可能とした集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133524A JPH0427883A (ja) | 1990-05-22 | 1990-05-22 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133524A JPH0427883A (ja) | 1990-05-22 | 1990-05-22 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0427883A true JPH0427883A (ja) | 1992-01-30 |
Family
ID=15106810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133524A Pending JPH0427883A (ja) | 1990-05-22 | 1990-05-22 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222698A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体集積回路 |
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
-
1990
- 1990-05-22 JP JP2133524A patent/JPH0427883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222698A (ja) * | 1995-02-14 | 1996-08-30 | Nec Corp | 半導体集積回路 |
| US6397342B1 (en) | 1998-02-17 | 2002-05-28 | Nec Corporation | Device with a clock output circuit |
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