JPH0712073B2 - 故障検出回路付き大規模集積回路 - Google Patents
故障検出回路付き大規模集積回路Info
- Publication number
- JPH0712073B2 JPH0712073B2 JP62187035A JP18703587A JPH0712073B2 JP H0712073 B2 JPH0712073 B2 JP H0712073B2 JP 62187035 A JP62187035 A JP 62187035A JP 18703587 A JP18703587 A JP 18703587A JP H0712073 B2 JPH0712073 B2 JP H0712073B2
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- Japan
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- integrated circuit
- circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は既に設計および製作が終了している複数の集積
回路を１つに集積した大規模集積回路に関し、特に内部
の故障検出の容易な大規模集積回路に関するものであ
る。
回路を１つに集積した大規模集積回路に関し、特に内部
の故障検出の容易な大規模集積回路に関するものであ
る。
従来の技術 従来、この種の大規模集積回路は既に設計および製作が
終了している複数の集積回路と、これらを接続するゲー
トなどを有するものであり、故障を検出するためには新
たに故障検出パターンを作成して実施していた。
終了している複数の集積回路と、これらを接続するゲー
トなどを有するものであり、故障を検出するためには新
たに故障検出パターンを作成して実施していた。
しかしながら、複数の集積回路を１つの大規模集積回路
に集積しているため、回路規模が大きく、故障検出に用
いる検出パターンの作成に非常に多くの工数を費やさざ
るをえないと欠点があった。また、内部の複数の集積回
路が故障検出パターンを有しているにも拘らず、これら
が活用できないという欠点があった。
に集積しているため、回路規模が大きく、故障検出に用
いる検出パターンの作成に非常に多くの工数を費やさざ
るをえないと欠点があった。また、内部の複数の集積回
路が故障検出パターンを有しているにも拘らず、これら
が活用できないという欠点があった。
発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわち故障検出に用い
る検出パターンの作成に多くの工数を要し、また既存の
各集積回路の故障検出パターンが活用できないという問
題点を解決した故障検出回路付き大規模集積回路を提供
することにある。
る検出パターンの作成に多くの工数を要し、また既存の
各集積回路の故障検出パターンが活用できないという問
題点を解決した故障検出回路付き大規模集積回路を提供
することにある。
問題点を解決するための手段 本発明の故障検出回路付き大規模集積回路は、複数の集
積回路のうち所定の集積回路の前段に設けられ、外部入
力端子から入力されたデコードアドレスおよびテスト信
号に応じて上記外部入力端子と接続された通常モード入
力端子あるいはテストモード入力端子から入力された信
号を切り替えて上記所定の集積回路に供給する入力切替
回路と、上記複数の集積回路の後段に設けられ、上記複
数の集積回路からそれぞれ出力された信号を通常モード
入力端子あるいはテストモード入力端子から入力し、上
記デコードアドレスおよび上記テスト信号に応じて切り
替えて外部出力端子に供給する出力切替回路とを備えて
いる。
積回路のうち所定の集積回路の前段に設けられ、外部入
力端子から入力されたデコードアドレスおよびテスト信
号に応じて上記外部入力端子と接続された通常モード入
力端子あるいはテストモード入力端子から入力された信
号を切り替えて上記所定の集積回路に供給する入力切替
回路と、上記複数の集積回路の後段に設けられ、上記複
数の集積回路からそれぞれ出力された信号を通常モード
入力端子あるいはテストモード入力端子から入力し、上
記デコードアドレスおよび上記テスト信号に応じて切り
替えて外部出力端子に供給する出力切替回路とを備えて
いる。
作用 本発明は上述のように構成したので、入力切替回路およ
び出力切替回路をテストモードにして、内部の各集積回
路を選択し、外部入力端子から夫々の集積回路の故障検
出パターンを入力して、外部出力端子からの出力により
夫々の集積回路の故障検出を行うことができる。
び出力切替回路をテストモードにして、内部の各集積回
路を選択し、外部入力端子から夫々の集積回路の故障検
出パターンを入力して、外部出力端子からの出力により
夫々の集積回路の故障検出を行うことができる。
実施例 次に本発明の実施例について図面を参照して説明する 本発明の一実施例を全体ブロック回路図で示す第１図を
参照すると、本発明の大規模集積回路13は、既に設計お
よび製作が終了している３つの集積回路14〜16と、論理
ゲートG117およびG218と、複数の入力切替回路３および
３′と、出力切替回路４とより構成されている。
参照すると、本発明の大規模集積回路13は、既に設計お
よび製作が終了している３つの集積回路14〜16と、論理
ゲートG117およびG218と、複数の入力切替回路３および
３′と、出力切替回路４とより構成されている。
次に本実施例の動作について第１図を用いて説明する。
入力および出力切替回路は通常モードと集積回路A,B,C
の夫々のテストモード1,2,3とにより入力ピンを選択で
き、入力切替回路３および３′においては、通常モード
時は全体の回路本来の接続が実現され、テストモード１
の時はそのまま集積回路A14へ、テストモード２または
３の時は、入力切替回路３または３′を通して集積回路
B15またはC16へ外部入力端子１より直接テストパタンを
入力可能であり、また出力切替回路４におては、通常モ
ード時は全体の回路本来の接続が実現され、テストモー
ド1,2,3の時は集積回路A14,B15,C16からのテストパタン
による出力結果が外部出力端子２に出力可能となる。な
お、通常モード，テストモード1,2,3は、デコータ６の
入力ピン11（第２図，第３図参照）にデコードアドレス
を、またテストモード入力ピン19にテスト信号を与える
ことにより切替えられる。このようにして、通常モード
時には大規模集積回路13に本来の動作を行なわせ、テス
トモード時には集積回路A14,B15,C16の夫々の故障検出
を行なうことが可能である。
の夫々のテストモード1,2,3とにより入力ピンを選択で
き、入力切替回路３および３′においては、通常モード
時は全体の回路本来の接続が実現され、テストモード１
の時はそのまま集積回路A14へ、テストモード２または
３の時は、入力切替回路３または３′を通して集積回路
B15またはC16へ外部入力端子１より直接テストパタンを
入力可能であり、また出力切替回路４におては、通常モ
ード時は全体の回路本来の接続が実現され、テストモー
ド1,2,3の時は集積回路A14,B15,C16からのテストパタン
による出力結果が外部出力端子２に出力可能となる。な
お、通常モード，テストモード1,2,3は、デコータ６の
入力ピン11（第２図，第３図参照）にデコードアドレス
を、またテストモード入力ピン19にテスト信号を与える
ことにより切替えられる。このようにして、通常モード
時には大規模集積回路13に本来の動作を行なわせ、テス
トモード時には集積回路A14,B15,C16の夫々の故障検出
を行なうことが可能である。
第２図は入力切替回路３または３′，第３図は出力切替
回路４の詳細を示すものである。
回路４の詳細を示すものである。
まず第２図の入力切替回路３（または３′）は、これに
接続される集積回路の入力ピン数のセレクタ５を有し、
通常モード時は通常モード入力ピン10からの入力が各セ
レクタ５の入力端子D0から出力端子Y,そして出力ピン12
へ出力され、またテストモード時はテストモード２の入
力ピン８またはテストモード３の入力ピン９からの入力
が各セレクタ５の入力端子D1から出力端子Ｙ、そして出
力ピン12へ出力される。したがってテストモード２の時
には集積回路B15の入力端子は外部入力端子１に接続さ
れ、同様テストモード３の時には集積回路C16の入力端
子が外部入力端子１に接続される。
接続される集積回路の入力ピン数のセレクタ５を有し、
通常モード時は通常モード入力ピン10からの入力が各セ
レクタ５の入力端子D0から出力端子Y,そして出力ピン12
へ出力され、またテストモード時はテストモード２の入
力ピン８またはテストモード３の入力ピン９からの入力
が各セレクタ５の入力端子D1から出力端子Ｙ、そして出
力ピン12へ出力される。したがってテストモード２の時
には集積回路B15の入力端子は外部入力端子１に接続さ
れ、同様テストモード３の時には集積回路C16の入力端
子が外部入力端子１に接続される。
次に第３図の出力切替回路４は、ゲートG117からの出力
数（通常モード入力），集積回路A14からの出力数（テ
ストモード１入力），集積回路B15からの出力数（テス
トモード２入力），集積回路C16からの出力数（テスト
モード３入力）のうちの最大数のセレクタ５を有し、通
常モード時には通常モード入力ピン10,テストモード１
時にはテストモード１入力ピン7,テストモード２時には
テストモード２入力ピン8,テストモード３時にはテスト
モード３入力ピン９からの入力が各セレクタ５の入力端
子D0,D1,D2,D3から夫々出力端子Y,そして出力ピン12へ
出力される。
数（通常モード入力），集積回路A14からの出力数（テ
ストモード１入力），集積回路B15からの出力数（テス
トモード２入力），集積回路C16からの出力数（テスト
モード３入力）のうちの最大数のセレクタ５を有し、通
常モード時には通常モード入力ピン10,テストモード１
時にはテストモード１入力ピン7,テストモード２時には
テストモード２入力ピン8,テストモード３時にはテスト
モード３入力ピン９からの入力が各セレクタ５の入力端
子D0,D1,D2,D3から夫々出力端子Y,そして出力ピン12へ
出力される。
したがってテストモード1,2,3に切替えることによっ
て、内部の集積回路A14,B15,16Cの夫々が外部入力端子
１および外部出力端子２に接続され、夫々の故障検出パ
ターンを用いて容易に故障の検出を行うことができると
いう利点がある。
て、内部の集積回路A14,B15,16Cの夫々が外部入力端子
１および外部出力端子２に接続され、夫々の故障検出パ
ターンを用いて容易に故障の検出を行うことができると
いう利点がある。
なお、本実施例では入力切替回路３あるいは３′は、１
つの集積回路を通常モードと１つのテストモードとに切
替えるため入力端子がD0とD1との２個であり、出力切替
回路４においては、３つの集積回路を通常モードと３つ
のテストモードとに切替えるため入力端子がD0〜D3の４
個を有している。従って一般の場合、この入力端子の数
は通常モードとテストモード数との合計数となる。また
デコーダ６に対する入力ピン11も切替える集積回路の数
によって選ぶことにより、任意の切替回路が得られる。
更に第２図においては、テストモードが１個であるため
デコーダ６へのアドレス入力ピン11は不要であるが、一
般のテストモードが２個の場合を示してある。
つの集積回路を通常モードと１つのテストモードとに切
替えるため入力端子がD0とD1との２個であり、出力切替
回路４においては、３つの集積回路を通常モードと３つ
のテストモードとに切替えるため入力端子がD0〜D3の４
個を有している。従って一般の場合、この入力端子の数
は通常モードとテストモード数との合計数となる。また
デコーダ６に対する入力ピン11も切替える集積回路の数
によって選ぶことにより、任意の切替回路が得られる。
更に第２図においては、テストモードが１個であるため
デコーダ６へのアドレス入力ピン11は不要であるが、一
般のテストモードが２個の場合を示してある。
発明の効果 以上に説明したように、本発明によれば、複数の入力切
替回路および出力切替回路を設けることにより、これら
の切替回路をテストモードとすることによって、内部の
集積回路の夫々を外部端子に接続して既に作成済の夫々
の故障検出パターンを用いて故障検出を行うことができ
るという効果がある。従って新たに故障検出パターンを
作成する工数がいらないという効果がある。
替回路および出力切替回路を設けることにより、これら
の切替回路をテストモードとすることによって、内部の
集積回路の夫々を外部端子に接続して既に作成済の夫々
の故障検出パターンを用いて故障検出を行うことができ
るという効果がある。従って新たに故障検出パターンを
作成する工数がいらないという効果がある。
第１図は本発明の一実施例の全体の回路図、第２図は入
力切替回路の回路図、第３図は出力切替回路の回路図で
ある。 １……外部入力端子、２……外部出力端子、3,3′……
入力切替回路、４……出力切替回路、５……セレクタ、
６……デコーダ、７……テストモード１入力ピン（集積
回路Ａのテスト入力用）、８……テストモード２入力ピ
ン（集積回路Ｂのテスト入力用）、９……テストモード
３入力ピン（集積回路Ｃのテスト入力用）、10……通常
モード入力ピン、11……デコードアドレス入力ピン、12
……出力ピン、13……大規模集積回路、14……集積回路
Ａ、15……集積回路Ｂ、16……集積回路Ｃ、17……論理
ゲートG1、18……論理ゲートG2、19……テストモード入
力ピン。
力切替回路の回路図、第３図は出力切替回路の回路図で
ある。 １……外部入力端子、２……外部出力端子、3,3′……
入力切替回路、４……出力切替回路、５……セレクタ、
６……デコーダ、７……テストモード１入力ピン（集積
回路Ａのテスト入力用）、８……テストモード２入力ピ
ン（集積回路Ｂのテスト入力用）、９……テストモード
３入力ピン（集積回路Ｃのテスト入力用）、10……通常
モード入力ピン、11……デコードアドレス入力ピン、12
……出力ピン、13……大規模集積回路、14……集積回路
Ａ、15……集積回路Ｂ、16……集積回路Ｃ、17……論理
ゲートG1、18……論理ゲートG2、19……テストモード入
力ピン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｚ 7630−4Ｍ 21/822
Claims (1)
- 【請求項１】既に設計および製作が終了している複数の
集積回路を１つに集積して成る大規模集積回路におい
て、 前記複数の集積回路のうち所定の集積回路の前段に設け
られ、外部入力端子から入力されたデコードアドレスお
よびテスト信号に応じて該外部入力端子と接続された通
常モード入力端子あるいはテストモード入力端子から入
力された信号を切り替えて該所定の集積回路に供給する
入力切替回路と、 前記複数の集積回路の後段に設けられ、該複数の集積回
路からそれぞれ出力された信号を通常モード入力端子あ
るいはテストモード入力端子から入力し、前記デコード
アドレスおよび前記テスト信号に応じて切り替えて外部
出力端子に供給する出力切替回路とを備えたことを特徴
とする故障検出回路付き大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187035A JPH0712073B2 (ja) | 1987-07-27 | 1987-07-27 | 故障検出回路付き大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62187035A JPH0712073B2 (ja) | 1987-07-27 | 1987-07-27 | 故障検出回路付き大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6430255A JPS6430255A (en) | 1989-02-01 |
| JPH0712073B2 true JPH0712073B2 (ja) | 1995-02-08 |
Family
ID=16199038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62187035A Expired - Lifetime JPH0712073B2 (ja) | 1987-07-27 | 1987-07-27 | 故障検出回路付き大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712073B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024160B2 (ja) * | 1990-03-22 | 2000-03-21 | 日産自動車株式会社 | 蒸発燃料処理装置の故障診断装置 |
| JP2551222B2 (ja) * | 1990-10-15 | 1996-11-06 | トヨタ自動車株式会社 | エバポパージシステムの故障診断装置 |
| JP2666557B2 (ja) * | 1990-10-15 | 1997-10-22 | トヨタ自動車株式会社 | エバポパージシステムの故障診断装置 |
| JPH04311664A (ja) * | 1991-04-11 | 1992-11-04 | Toyota Motor Corp | 蒸発燃料回収装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60231187A (ja) * | 1984-05-01 | 1985-11-16 | Nippon Telegr & Teleph Corp <Ntt> | テスト容易化回路構成法 |
| JPH0769399B2 (ja) * | 1985-03-29 | 1995-07-31 | 株式会社東芝 | Ｌｓｉテスト方式 |
-
1987
- 1987-07-27 JP JP62187035A patent/JPH0712073B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6430255A (en) | 1989-02-01 |
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