JP3493132B2 - モード設定回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、特にシングルチップマイクロコンピュータにおけ
るモード設定に好適なモード設定回路に関する。

【０００２】

【発明が解決しようとする課題】従来より、製造したシ
ングルチップマイクロコンピュータ（以下、マイコンと
称する）の動作をテストするために、選択されたモード
に応じて動作する機能をマイコンに付加すると共に、マ
イコンにモード設定回路を一体に構成し、モード設定回
路によりマイコンのモードを択一的に選択することによ
りマイコンのモードを設定するようにしている。

【０００３】この種のモード設定回路としては、図３に
示すようにマイコンにテスト端子１を複数設けると共に
当該テスト端子１に接続されたデコーダ２を設け、テス
ト端子１に外部から与えられたビットパターンに基づい
てデコーダ２により所望のモードを択一的に選択するも
のが供されている。

【０００４】ところが、このような構成では、マイコン
に使用者が使用しない複数のテスト端子１を専用して設
ける必要から、マイコンが大形化すると共にコストが上
昇する。

【０００５】また、図４に示すようにマイコンに設けら
れた１つのテスト端子３に基準電圧が異なる複数のコン
パレータ４を接続して設け、テスト端子３にアナログ電
圧を加えて所定のビットパターンを発生させてデコーダ
５に与えることによりマイコンの所望のモードを択一的
に選択するようにしたものもある。

【０００６】このような構成によれば、テスト端子３と
しては１つで済むものの、マイコンの通常動作時にテス
ト端子３にノイズが重畳したときは、ノイズによりビッ
トパターンが発生してマイコンに対して誤ったモードを
選択する虞がある。

【０００７】そこで、図５に示すものでは、テスト端子
６に分周器７を接続して設け、テスト端子６にモードに
対応した数のクロック信号を入力する毎に分周器７から
パルス信号をカウンタ８に与えるようになっている。こ
れにより、カウンタ８からは入力したパルス信号数に応
じたビットパターンが出力されるので、そのビットパタ
ーンをデコーダ９でデコードすることによりマイコンの
所望のモードを択一的に選択することができる。

【０００８】この場合、モードを新たに設定する場合
は、分周器及びカウンタをリセットする必要から、これ
らの回路をマイコン用のリセット端子１０に与えられる
リセット信号によりリセットするようにしている。従っ
て、図５に示したモード設定回路によりマイコンのモー
ドを設定するには、モード設定回路を動作させるために
マイコンのリセットを解除した状態でテスト信号を与え
る必要がある。

【０００９】ところで、マイコンのモードとして例えば
外部命令動作モードを設定したときは、マイコン内で生
成される内部クロック信号に同期させて外部からマイコ
ンに命令を順に与える必要がある。

【００１０】しかしながら、マイコンがリセット解除か
ら動作するときは、内部クロック信号の発生タイミング
はマイコンに与えるクロック信号に基づいて判断するこ
とができるものの、上述したようにリセットを解除した
状態でマイコンのモードを設定した場合は、内部クロッ
ク信号の発生タイミングを判断することができなくなっ
てしまう。この場合、マイコンの内部クロック信号は外
部に出力されないことから、内部クロック信号を外部に
出力するようにマイコンを構成したり、複雑な手順によ
り命令を与える等している。このため、マイコンの外部
端子として使用者にとっては不必要な外部端子が多くな
ったり、長い作業時間を要するという欠点がある。

【００１１】本発明は上記事情に鑑みてなされたもの
で、その目的は、１つのテスト端子を設けるだけでマイ
クロコンピュータのモードを簡単に選択することができ
るモード設定回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、クロック端子
に与えられるクロック信号に応じて動作するマイクロコ
ンピュータに一体に設けられ、当該マイクロコンピュー
タに対して複数のモードのうちから択一的にモードを選
択するためのモード設定回路において、前記マイクロコ
ンピュータの通常動作時においては所定のリセットレベ
ルを出力すると共に、モード設定時は上記リセットレベ
ルと異なるレベルのテスト信号が外部から与えられるテ
スト端子を設け、前記マイクロコンピュータに設けられ
た汎用外部端子と兼用され、選択するモードに対応した
ビットパターンが外部から与えられる複数のモード設定
端子を設け、前記テスト端子からリセットレベルが出力
された状態でリセットされると共に、前記テスト端子に
テスト信号が与えられた状態では前記クロック端子から
のクロック信号が所定数入力したタイミングでラッチ信
号を出力するラッチ信号出力回路を設け、前記テスト端
子からリセットレベルが出力された状態でリセットされ
るように設けられ、前記テスト端子にテスト信号が与え
られた状態では前記ラッチ信号出力回路からラッチ信号
が出力されたタイミングで前記モード設定端子に外部か
ら与えられるビットパターンをラッチするラッチ回路を
設け、このラッチ回路からのビットパターンをデコード
することにより前記マイクロコンピュータのモードを選
択するデコーダを設け、前記マイクロコンピュータの動
作状態またはリセット状態にかかわらず任意のタイミン
グでモード設定を可能としたものである（請求項１）。

【００１３】このような構成によれば、マイコンの通常
動作時においてはテスト端子にテスト信号が与えられて
いないので、テスト端子からは所定のリセットレベルが
出力されている。これにより、ラッチ信号出力回路及び
ラッチ回路はリセットされている。

【００１４】さて、マイクロコンピュータにモード設定
するときは、モード設定端子にモードに対応したビット
パターンを与えた状態で、テスト端子に所定レベルのテ
スト信号を入力する。すると、ラッチ信号出力回路及び
ラッチ回路のリセット状態が解除されるので、これらの
回路が動作するようになる。

【００１５】ここで、テスト端子にテスト信号を与えた
状態では、ラッチ信号出力回路は、マイクロコンピュー
タに与えられるクロック信号が所定数に達したタイミン
グでラッチ信号を出力し、それに応じてラッチ回路がモ
ード設定端子に設定されているビットパターンをラッチ
する。これにより、デコーダは、ラッチ回路からのビッ
トパターンに基づいてマイクロコンピュータの複数のモ
ードのうちから択一的にモードを選択するので、マイク
ロコンピュータは選択されたモードを設定するようにな
る。

【００１６】また、上記構成において、前記ラッチ信号
出力回路と前記ラッチ回路との間に前記テスト端子から
リセットレベルが出力された状態でリセットされると共
に、前記テスト端子にテスト信号が与えられた状態では
前記ラッチ信号出力回路からラッチ信号が所定数出力さ
れたタイミングで前記ラッチ回路にラッチ信号を出力す
るノイズキャンセル回路を設けるようにしてもよい（請
求項２）。

【００１７】上記請求項１の構成では、マイクロコンピ
ュータの通常動作時にテスト端子にテスト信号と同一レ
ベルのノイズが重畳したときは、ラッチ信号出力回路か
らラッチ信号が誤って出力されてしまうことがある。

【００１８】このような場合、ノイズキャンセル回路
は、ラッチ信号出力回路からラッチ信号が所定数出力さ
れるまでにノイズの発生が終結するときはラッチ信号を
ラッチ回路に出力することはないので、ラッチ信号出力
回路からラッチ信号が所定数出力される期間をノイズの
発生期間よりも十分に大きく設定することによりノイズ
による影響を確実に防止することができる。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態を図
１及び図２を参照して説明する。図２はシングルチップ
マイクロコンピュータ（以下、マイコンと称する）を模
式的に示している。この図２において、マイコン１１に
はモード設定回路１２が一体に設けられている。また、
マイコン１１には、ＶDD端子１３、ＶSS端子１４、リセ
ット端子１５、クロック端子１６及びＩ／Ｏポート端子
１７（モード設定端子に相当）などの汎用外部端子が設
けられていると共に、テスト端子１８が専用外部端子と
して設けられている。

【００２０】マイコン１１にはモード設定機能が予め組
込まれており、モード設定回路１２によりモードが選択
されたときは、そのモードを設定して動作するようにな
っている。このモードとしては、発振テストモード、プ
ログラム評価モード、外部命令動作モード等である。

【００２１】図１はモード設定回路１２をブロックで示
している。この図１において、モード設定回路１２は、
分周器１９（ラッチ信号出力回路に相当）、シフトレジ
スタ２０（ノイズキャンセル回路に相当）、モードラッ
チ回路２１及びデコーダ２２を備えて構成されている。
これらの分周器１９、シフトレジスタ２０、モードラッ
チ回路２１及びデコーダ２２はトランジスタを主体とし
たスイッチング回路から構成されており、マイコン１１
を製作するプロセスにより当該マイコン１１に一体に製
作されている。

【００２２】ここで、テスト端子１８は、抵抗２３を介
してＶSS端子１４と接続されていると共に分周器１９、
シフトレジスタ２０及びモードラッチ回路２１のリセッ
ト入力Ｒと接続されており、マイコン１１に電源が接続
された状態では各回路１９〜２１のリセット入力Ｒにロ
ーレベルが与えられてリセットされるようになってい
る。

【００２３】この場合、分周器１９は、リセット入力Ｒ
がハイレベル、つまりテスト端子１８にハイレベルのテ
スト信号が与えられた状態で動作し、クロック端子１６
に与えられたクロック信号が例えば５００個の入力した
タイミングで１つのラッチ信号を出力する。

【００２４】シフトレジスタ２０は、リセット入力Ｒが
ハイレベル、つまりテスト端子１８にハイレベルのテス
ト信号が与えられた状態で動作し、分周器１９からラッ
チ信号の立上りタイミングでテスト端子１８の信号レベ
ルがハイレベルのときにシフト動作を実行するようにな
っている。このシフトレジスタ２０は、リセット入力Ｒ
のハイレベルが継続した状態で分周器１９からラッチ信
号を例えば３回入力したタイミングでラッチ信号を出力
する。

【００２５】モードラッチ回路２１は、リセット入力Ｒ
がハイレベル、つまりテスト端子１８にハイレベルのテ
スト信号が与えられた状態で動作し、シフトレジスタ２
０から出力されたラッチ信号の立上りタイミングで所定
の複数のＩ／Ｏポート端子１７に対して外部から与えら
れるビットパターンをラッチして出力する。

【００２６】デコーダ２２は、モードラッチ回路２１か
ら出力されるビットパターンをデコードすることにより
モード１〜モードｘのうちから択一的にモードを選択す
る。尚、デコーダ２２は、モードラッチ回路２１から入
力したビットパターンが全てローレベルであったときは
全てのモード出力をローレベルとするようになってい
る。

【００２７】一方、マイコン１１は、リセット端子１５
にリセット信号が与えられたリセット状態或いは非リセ
ット状態にかかわらずモード設定回路１２によるモード
が選択されたときはそのモードを設定するように構成さ
れている。

【００２８】次に上記構成の作用について説明する。製
造したマイコン１１の動作をチェックするには、マイコ
ン１１を検査装置に接続する。そして、マイコン１１に
給電すると共にリセット端子１５に０Ｖを印加した状態
で、クロック端子１６にクロック信号を与える。この状
態では、マイコン１１はリセットされている状態である
ので、マイコン１１が動作することはない。

【００２９】一方、モード設定回路１２においては、テ
スト端子１８は抵抗２３を介して０Ｖと接続されている
ので、分周器１９、シフトレジスタ２０及びモードラッ
チ回路２１のリセット入力Ｒは何れも０Ｖとなってお
り、モード設定回路１２が動作することはない。

【００３０】そして、所定のＩ／Ｏポート端子１７に外
部命令動作モードに対応したビットパターンとなるよう
に信号レベルを与えた状態でテスト端子１８にハイレベ
ルのテスト信号を印加すると、分周器１９、シフトレジ
スタ２０及びモードラッチ回路２１のリセット入力Ｒが
ハイレベルとなり、モード設定回路１２が動作を開始す
るようになる。

【００３１】このようにしてモード設定回路１２が動作
を開始すると、分周器１９は、クロック端子１６に与え
られるクロック信号を分周するようになり、クロック信
号を例えば５００個入力したタイミングでラッチ信号を
出力する。

【００３２】すると、シフトレジスタ２０は、分周器１
９からのラッチ信号が３回出力される期間にわたってリ
セット入力Ｒがハイレベル状態を継続していたときはラ
ッチ信号を出力する。

【００３３】そして、モードラッチ回路２１は、シフト
レジスタ２０から出力されたラッチ信号の立上りタイミ
ングで所定のＩ／Ｏポート端子１７のビットパターンを
ラッチして出力する。

【００３４】これにより、デコーダ２２は、モードラッ
チ回路２１から入力したビットパターンをデコードする
ことにより１つのモード出力を択一的に選択してハイレ
ベルとする。

【００３５】以上の動作により、モード設定回路１２に
より１つのモードが選択されるので、マイコン１１は、
選択されたモードを設定するようになる。

【００３６】上述のようにしてマイコン１１のリセット
状態でモード設定回路１２により外部命令動作モードを
設定したときは、リセット端子１５にハイレベルを与え
ることによりリセットを解除してマイコン１１を動作さ
せる。この場合、マイコン１１は、既に外部命令動作モ
ードが設定されており、リセットが解除されたときは直
ちに外部命令動作モードを実行するので、マイコン１１
が内部クロック信号を生成するタイミングをリセット解
除のタイミングからのクロック信号に基づいて判断する
ことができる。従って、マイコン１１の内部クロック信
号に同期させて命令を検査装置から順に与えることによ
り外部命令動作モードを確実に実行することができる。

【００３７】ところで、本実施の形態では、マイコン１
１の通常動作時においてはテスト端子１８は抵抗２３を
介して０Ｖに接続されている事情から、テスト端子１８
にノイズが印加したときは、抵抗２３に誘起電圧が発生
する。このため、クロック端子１６にクロック信号が５
００個（分周器１９からラッチ信号が出力される個数）
入力する期間にわたるような長いノイズがテスト端子１
８に重畳したときは、分周器１９からラッチ信号がシフ
トレジスタ２０に出力されてしまう。

【００３８】しかしながら、シフトレジスタ２０は、リ
セット入力Ｒがハイレベルとなっている期間中に分周器
１９からのラッチ信号が３個連続して入力したときにモ
ードラッチ回路２１にラッチ信号を出力するように構成
されており、その期間はノイズの発生期間よりも十分に
大きいことから、分周器１９からラッチ信号が３個連続
して入力するまでには分周器１９及びシフトレジスタ２
０がリセットされてしまう。従って、テスト端子１８に
ノイズが重畳するにしても、モード設定回路１２が動作
してマイコン１１のモードが不本意に設定されてしまう
ことを確実に防止できる。

【００３９】このような本実施の形態によれば、マイコ
ン１１の通常動作時においてはテスト端子１８を抵抗２
３を介して０Ｖに接続することによりモード設定回路１
２をリセット状態とすると共に、テスト端子１８にテス
ト信号を与えてモード設定回路１２を動作させることに
よりマイコン１１のモードを設定するようにしたので、
マイコン１１のリセット端子１５から分離した形態でモ
ード設定回路１２をマイコン１１に一体に構成すること
ができる。従って、リセット端子からのリセット信号に
よりリセットする構成のモード設定回路に比較して、マ
イコン１１のリセット状態でマイコン１１のモード設定
が可能となりリセット解除からのマイコン１１の内部ク
ロック信号の発生タイミングを判断することができるの
で、マイコン１１の外部命令動作モード時に命令を確実
に与えることができる。

【００４０】また、テスト端子１８の信号レベルがハイ
レベルとなっている期間中に分周器１９からラッチ信号
が３個連続して出力されたことを条件としてシフトレジ
スタ２０からモードラッチ回路２１にラッチ信号を与え
るようにしたので、テスト端子１８にノイズが重畳する
にしてもその影響を確実に防止することができる。

【００４１】また、マイコン１１のクロック端子１６に
与えられるクロック信号を分周器１９に与えると共に、
モードラッチ回路２１に与えるビットパターンをマイコ
ン１１の汎用外部端子であるＩ／Ｏポート端子１７から
与えるようにしたので、モード設定回路１２専用の外部
端子としてはテスト端子１８のみを設ければ済み、マイ
コン１１の大形化或いはコスト高を防止することができ
る。

【００４２】本発明は、上記の実施の形態に限定される
ものではなく、次のように変形または拡張できる。マイ
コン１１をノイズによる影響を考慮する必要がない環境
で使用する場合は、シフトレジスタ２０を省略したり、
或いはシフトレジスタ２０のシフト数を２に設定するす
るようにしてもよく、また、ノイズの発生時間が長い環
境の場合には、シフトレジスタ２０のシフト数を４以上
に設定するようにしてもよい。分周器１９がラッチ信号
を出力する際のクロック信号の入力数は５００個に限定
されるものではない。

【００４３】モード設定端子としては、マイコン１１の
データ端子を使用するようにしてもよい。テスト端子１
８をマイコン１１内でプルアップ接続すると共に、テス
ト端子１８からのレベルを反転した状態で分周器１９、
シフトレジスタ２０及びモードラッチ回路２１に与え、
テスト端子１８にローレベルのテスト信号を与えるよう
に構成してもよい。

【００４４】

【発明の効果】以上の説明から明らかなように、本発明
のモード設定回路によれば、テスト端子にテスト信号が
与えられない状態ではリセットされると共に、テスト端
子にテスト信号が与えられた状態ではマイクロコンピュ
ータに与えられるクロック信号が所定数入力したところ
でマイクロコンピュータの汎用外部端子に与えられるビ
ットパターンに基づいてマイクロコンピュータのモード
を選択するようにしたので、１つのテスト端子を設ける
だけでマイクロコンピュータのモードを簡単に選択する
ことができるという優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるモード設定回路
の構成を示すブロック図

【図２】シングルチップマイクロコンピュータにおける
モード設定回路を示す模式図

【図３】従来例におけるモード設定回路を示すブロック
図

【図４】他のモード設定回路を示すブロック図

【図５】他のモード設定回路を示すブロック図

【符号の説明】

１１はシングルチップマイクロコンピュータ、１２はモ
ード設定回路、１５はリセット端子、１６はクロック端
子、１７はＩ／Ｏポート端子（モード設定端子）、１８
はテスト端子、１９は分周器（ラッチ信号出力回路）、
２０はシフトレジスタ（ノイズキャンセル回路）、２１
はモードラッチ回路、２２はデコーダ、２３は抵抗であ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−287050（ＪＰ，Ａ) 特開 平２−19931（ＪＰ，Ａ) 特開 平６−119797（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 G01R 31/28 G01R 31/3185 G06F 15/78 ＪＳＴＰＬＵＳファイル（ＪＯＩＳ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 クロック端子に与えられるクロック信号
   に応じて動作するマイクロコンピュータに一体に設けら
   れ、当該マイクロコンピュータに対して複数のモードの
   うちから択一的にモードを選択するためのモード設定回
   路において、 前記マイクロコンピュータの通常動作時においては所定
   のリセットレベルを出力するように設けられ、モード設
   定時は上記リセットレベルと異なるレベルのテスト信号
   が外部から与えられるテスト端子と、 前記マイクロコンピュータに設けられた汎用外部端子と
   兼用され、選択するモードに対応したビットパターンが
   外部から与えられる複数のモード設定端子と、 前記テスト端子からリセットレベルが出力された状態で
   リセットされるように設けられ、前記テスト端子にテス
   ト信号が与えられた状態では前記クロック端子からのク
   ロック信号が所定数入力したタイミングでラッチ信号を
   出力するラッチ信号出力回路と、 前記テスト端子からリセットレベルが出力された状態で
   リセットされるように設けられ、前記テスト端子にテス
   ト信号が与えられた状態では前記ラッチ信号出力回路か
   らラッチ信号が出力されたタイミングで前記モード設定
   端子に外部から与えられるビットパターンをラッチする
   ラッチ回路と、 このラッチ回路からのビットパターンをデコードするこ
   とにより前記マイクロコンピュータのモードを選択する
   デコーダとを備え、 前記マイクロコンピュータの動作状態またはリセット状
   態にかかわらず任意のタイミングでモード設定を可能と
   したことを特徴とするモード設定回路。
2. 【請求項２】 前記ラッチ信号出力回路と前記ラッチ回
   路との間に前記テスト端子からリセットレベルが出力さ
   れた状態でリセットされるように設けられ、 前記テスト端子にテスト信号が与えられた状態では前記
   ラッチ信号出力回路からラッチ信号が所定数出力された
   タイミングで前記ラッチ回路にラッチ信号を出力するノ
   イズキャンセル回路を備えたことを特徴とする請求項１
   記載のモード設定回路。