JP3858552B2 - 半導体集積回路および集積回路システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路および集積回路システムに関し、特に動作モード設定機能を備えた半導体集積回路およびこの半導体集積回路を含む集積回路システムに関する。
【０００２】
【従来の技術】
従来、通常動作とは異なる動作モード、例えばテストモードやデバックモードなどの動作モードを備える半導体集積回路において、出荷後の衝撃や故意による改変などがあった場合には、非通常モードないしは装置全体として意図した動作モードとは異なるモードとなってしまい、本来の機能を果たさなくなるという問題がある。
【０００３】
このような誤ったモード変更を防止する技術として、従来、次の４つの従来技術が知られている。すなわち、従来技術１（特開平６−２７３４９５号公報に開示の技術）では、発振回路の出力周波数が通常動作モードに対応したものであるか否かにより、たとえ動作モードがそれ以外のモードであっても強制的に通常動作モードに変更するようにしている。従来技術２（特開平５−６６９４号公報に開示の技術）では、所定信号ピンに電源電圧を超える電圧を印加した場合にテストモードに設定するようにすることで簡単にテストモードにならないようにしている。
【０００４】
従来技術３（特開平６−１２８７８号公報に開示の技術）では、テスト回路が実行されるべきでないとき、即ち出荷検査終了後はテスト回路を不能化することで、テストモードに入らないようにしている。従来技術４（特開平５−２８８８０６号公報、特開平７−７７５５７号公報に開示の技術）では、複数の所定入力端子の状態やシリアル論理入力により結果をデコードしてモードの変更を行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の各従来技術には、それぞれ次のような課題がある。すなわち、従来技術１においては、出力周波数で通常動作であることを検出する構成となっているため、周波数が変動する回路システムないしは異なる周波数で動作する回路への適用を考えると、検出のための回路が複数必要になったり、検出回路が対応できないという課題がある。
【０００６】
従来技術２においては、電源電圧を超える電圧を印加する装置やそれに耐えうる特殊な回路を備える必要があるため、コストがかさむという課題がある。従来技術３においては、テスト回路を不能化する装置が別途必要になるため、生産コストが増大するという課題がある。一方、従来技術４は、意図的なモード切り替えに対しては何ら対処できなかった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、出荷後の衝撃や故意による改変などにより非通常動作モードないしは装置全体として意図した動作モードとは異なるモードになってしまった場合において、動作モードの変化を告知できるとともに、意図した動作モードに復帰可能な安価な半導体集積回路および集積回路システムを提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体集積回路は、外部から与えられる外部モード情報に基づいて内部モード情報を生成するモード発生手段と、このモード発生手段から出力される内部モード情報に対応した動作モードで動作する本体回路と、この本体回路に対して動作クロックを与えるとともに、その動作クロックの周波数が可変なクロック発生手段と、前記モード発生手段から出力される内部モード情報で設定される前記本体回路の動作モードおよび前記クロック発生手段の動作モードを確認して外部に伝えるモード参照手段とを備える構成となっている。
【０００９】
上記構成の半導体集積回路において、モード発生手段は、外部モード情報が与えられると、これに基づいて内部モード情報を生成して本体回路に与える。本体回路は、内部モード情報によって設定される動作モードで動作する。クロック発生手段は、本体回路に対して動作クロックを与えるとともに、その動作クロックの周波数が可変となっている。一方、モード参照手段は、例えばモード発生手段から出力される内部モード情報を参照することで、この内部モード情報によって設定される本体回路の動作モードおよびクロック発生手段の動作モードを確認してその確認結果を外部へ知らせる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
図１は、本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態に係る半導体集積回路１０は、モード発生回路１１、本体回路１２およびモード参照回路１３を具備し、外部からモード情報を入力するための入力端子１４および本体回路１２の動作モードを示すモード参照情報を出力するための出力端子１５を含む複数の端子を有する構成となっている。
【００１２】
この半導体集積回路１０において、外部から入力端子１４を通して入力される外部モード情報は、１ないし複数のビットで構成される信号であり、電子基板上のスイッチや電源・グランドなどに接続されて動作中は固定したレベルに保持される。そして、これら１ないし複数のビットのレベルにより、通常動作モードとその他の動作モードが区別される。なお、外部モード情報として、所定のシリアルな信号列からなる信号が用いられることもある。
【００１３】
モード発生回路１１は、入力端子１４を通して入力された外部モード情報に基づいて、本体回路１２の動作モードを設定する内部モード情報を生成する。このモード発生回路１１は、デコード回路やシーケンサ回路によって構成される。すなわち、モード発生回路１１として、外部モード情報が固定した信号レベルで入力される場合にはデコード回路が用いられ、外部モード情報が所定のシリアルな信号列で入力される場合にはシーケンサ回路が用いられる。
【００１４】
本体回路１２は、モード発生回路１１によって生成された内部モード情報を入力とし、この内部モード情報に基づいて通常動作およびその他の動作を行う。一方、モード参照回路１３は、モード発生回路１１で生成された内部モード情報を参照することで、その内部モード情報によって設定される本体回路１２の動作モードを確認し、その確認結果をモニター信号として出力端子１５を通して外部に通知する。
【００１５】
ところで、近年の半導体集積回路においては、テスターでの出荷検査における不良検出の向上を目的として、フルスキャン化して内部回路の観測性・制御性を良くする手法を採ったり、あるいは内蔵のＣＰＵコアやメモリコアを単品で評価できるようなテスト回路を内蔵している。
【００１６】
そして、これらの機能を実現するために、半導体集積回路の外部端子を通して外部からモード情報を入力することで、通常動作モード以外の動作モードとしてテストモードを設定しているのが一般的である。本実施形態に係る半導体集積回路１０においても、上記の構成から明らかなように、入力端子１４を通して外部から与えられるモード情報に基づいて、回路本体１２の動作モードが設定されるようになっている。
【００１７】
図２は、図１における本体回路１２およびモード参照回路１３の具体的な回路例を示すブロック図である。本例では、フルスキャン化回路および単品評価用テスト回路を内蔵した場合の回路例を示している。また、モード発生回路１１から本体回路１２には内部モード情報として、例えば、フルスキャンモードを許可するスキャンイネーブル信号ＳＣＡＮＥＮと、単品評価モードを指定するアイソレート信号ＩＳＯＬＡＴＥの２ビットの情報が入力されるものとする。
【００１８】
図２において、本体回路１２は、４個のフリップフロップ２１，２２，２３，２４、３個の組合せ回路２５，２６，２７および５個のセレクタ２８，２９，３０，３１，３２を有する構成となっている。ここで、組合せ回路２５，２６，２７は各々、加算回路や乗算回路などの組合せからなる論理演算回路によって構成される。また、モード参照回路１３は、例えばデコード回路３３からなる構成となっている。
【００１９】
上記構成の本体回路１２において、フリップフロップ２１は、クロックＣＬＫに同期して入力データをラッチする。そのラッチデータは、直接セレクタ２８の一方の入力になるとともに、組合せ回路２５を経てセレクタ２８の他方の入力となる。セレクタ２８は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２１のラッチデータを選択して出力し、論理“０”のとき組合せ回路２５の出力データを選択して出力する。
【００２０】
このセレクタ２８で選択されたデータは、セレクタ２９の一方の入力となる。セレクタ２９は、入力データを直接他方の入力としており、アイソレート信号ＩＳＯＬＡＴＥが論理“１”のとき入力データを選択して出力し、論理“０”のときセレクタ２８の出力データを選択する。このセレクタ２９で選択されたデータは、フリップフロップ２２に供給される。
【００２１】
フリップフロップ２２は、クロックＣＬＫに同期してセレクタ２９の出力データをラッチする。そのラッチデータは、直接セレクタ３０の一方の入力になるとともに、組合せ回路２６を経てセレクタ３０の他方の入力となる。セレクタ３０は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２２のラッチデータを選択して出力し、論理“０”のとき組合せ回路２６の出力データを選択して出力する。このセレクタ３０で選択されたデータは、フリップフロップ２３に供給される。
【００２２】
フリップフロップ２３は、クロックＣＬＫに同期してセレクタ３０の出力データをラッチする。そのラッチデータは、直接セレクタ３１の一方の入力になるとともに、組合せ回路２７を経てセレクタ３１の他方の入力となる。セレクタ３１は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２３のラッチデータを選択して出力し、論理“０”のとき組合せ回路２７の出力データを選択して出力する。このセレクタ３１で選択されたデータは、セレクタ３２の一方の入力となる。
【００２３】
セレクタ３２は、組合せ回路２６の出力データを他方の入力とし、アイソレート信号ＩＳＯＬＡＴＥが論理“１”のとき組合せ回路２６の出力データを選択して出力し、論理“０”のときセレクタ３１の出力データを選択する。このセレクタ３２で選択されたデータは、フリップフロップ２４に供給される。フリップフロップ２４は、クロックＣＬＫに同期してセレクタ３２の出力データをラッチし、そのラッチしたデータを出力データとして外部へ出力する。
【００２４】
次に、上記構成の本実施形態に係る半導体集積回路１０の回路動作について説明する。先ず、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥが共に論理“０”のときは回路本体１２が通常動作モードとなる。すなわち、スキャンイネーブル信号ＳＣＡＮＥＮが論理“０”のときには、セレクタ２８，３０，３１が共に組合せ回路２５，２６，２７の各出力データを選択し、セレクタ２９，３２が共にセレクタ２８，３１の出力データを選択する。
【００２５】
これにより、本体回路１２に入力されたデータは、当該本体回路１２において先ず、フリップフロップ２１でラッチされかつ組合せ回路２５で所定の論理演算が行われ、次いでフリップフロップ２２でラッチされかつ組合せ回路２６で所定の論理演算が行われ、最後にフリップフロップ２３でラッチされかつ組合せ回路２７で所定の論理演算が行われる。そして、フリップフロップ２４でラッチされた後外部へ出力される。
【００２６】
次に、アイソレート信号ＩＳＯＬＡＴＥが論理“０”の状態において、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”になると、本体回路１２の動作モードがスキャンモードとなる。すなわち、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”になると、セレクタ２８，３０，３１が共にフリップフロップ２１，２２，２３の各ラッチデータを選択する。
【００２７】
これにより、組合せ回路２５，２６，２７がバイパスされ、その結果フリップフロップ２１，２２，２３，２４が互いに縦続接続されてシフトレジスタを形成する。すなわち、フルスキャン化回路の構成となる。このフルスキャンモードでは、本体回路１２に対する出荷検査が行われる。
【００２８】
アイソレート信号ＩＳＯＬＡＴＥが論理“１”となったときは、セレクタ２９が本体回路１２の入力データを選択し、セレクタ３２が組合せ回路２６の出力データを選択する。すなわち、フリップフロップ２２および組合せ回路２６からなる回路部分が、本体回路１２のデータ入力端子およびデータ出力端子に直接接続される。これにより、フリップフロップ２２および組合せ回路２６からなる回路部分単体での評価が行われる。
【００２９】
一方、モード参照回路１３を構成するデコード回路３３は、外部モード情報、即ちスキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥ（または、これら信号が入力される端子）の論理状態をデコードし、これらモード情報によって本体回路１２に対して設定された動作モードを示すモニター信号ＭＯＮＩＴＯＲを外部に出力する。
【００３０】
ここで、本例では、モニター信号ＭＯＮＩＴＯＲを１ビットの信号とする。スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥの論理状態とモニター信号ＭＯＮＩＴＯＲの論理関係の一例を表１に示す。この表１において、モニター信号ＭＯＮＩＴＯＲが論理“０”のとき通常動作モード、論理“１”のとき通常動作モードでないとしている。
【００３１】
【表１】
【００３２】
上述したように、外部から与えられるモード情報に基づいて、本体回路１２が通常動作モードとそれ以外の動作モードとを選択的に採る半導体集積回路１０では、モード発生回路１１から本体回路１２に与えられるスキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”になっただけで通常動作モードでなくなってしまう。
【００３３】
したがって、出荷後の衝撃や故意による改変などにより、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの一方が論理“１”に固定された状態となった場合には本体回路１２が通常動作できない状態に陥る。そして、そのような場合は、ユーザはどのような原因で半導体集積回路１０が通常動作できないのか把握できないことから、当該半導体集積回路１０を不良品として処分せざるを得なくなる。
【００３４】
これに対して、本実施形態に係る半導体集積回路１０では、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの論理状態を参照することによって本体回路１２の動作モードを確認し、その確認結果であるモニター信号ＭＯＮＩＴＯＲを外部に出力するようにしているので、ユーザは当該モニター信号ＭＯＮＩＴＯＲから本体回路１２が通常動作できない原因を把握できることになる。
【００３５】
なお、本実施形態においては、モード参照回路１３がモード発生回路１１から出力される内部モード情報を参照する構成としたが、この構成に限られるものではない。
【００３６】
その一つの変形例としては、図３に示すように、モード発生回路１１に入力される外部モード情報をモード参照回路１３が参照する構成が考えられる。この変形例に係る半導体集積回路１０Ａの場合には、外部モード情報を参照してそのままモニター信号ＭＯＮＩＴＯＲとして外部に出力できることになる。
【００３７】
因みに、図１の構成の場合には、外部モード情報をモード発生回路１１で内部モード情報に変換していることから、この内部モード情報を参照してモニター信号ＭＯＮＩＴＯＲを生成するには逆変換が必要であり、その分だけ回路構成が複雑になる。これに対して、図３の構成の場合には、逆変換を行う必要がない分だけ回路構成を簡略化できる利点がある。
【００３８】
また、他の変形例としては、図４に示すように、モード参照回路１３が本体回路１２の動作モード状態を直接参照する構成が考えられる。この変形例に係る半導体集積回路１０Ｂの場合には、モード発生回路１１から出力される内部モード情報又は当該回路１１に入力される外部モード情報が通常動作モードを指示しているにも拘わらず、本体回路１２が何らかの原因によって通常動作モードになっていない状態が発生した場合であっても、本体回路１２の実際の動作モード状態を確実にモニターできる利点がある。
【００３９】
図５は、本発明の第２実施形態に係る半導体集積回路を含む回路システムの構成を示すブロック図である。本実施形態に係る半導体集積回路４０は、モード発生回路４１、モード修正回路４２、本体回路４３およびモード参照回路４４を具備し、外部からモード情報を入力するための入力端子４５、本体回路４３の動作モードを示すモード参照情報を出力するための出力端子４６および外部から与えられる修正情報を入力するための入力端子４７を含む複数の端子を有する構成となっている。
【００４０】
この半導体集積回路４０において、外部から入力端子４５を通して入力される外部モード情報は、１ないし複数のビットで構成される信号であり、電子基板上のスイッチや電源・グランドなどに接続されて動作中は固定したレベルに保持される。そして、これら１ないし複数のビットのレベルにより、通常動作モードとその他の動作モードが区別される。なお、外部モード情報として、所定のシリアルな信号列からなる信号が用いられることもある。
【００４１】
モード発生回路４１は、入力端子４５を通して入力された外部モード情報に基づいて、本体回路４３の動作モードを設定する内部モード情報を生成する。このモード発生回路４１は、デコード回路やシーケンサ回路によって構成される。すなわち、モード発生回路４１として、外部モード情報が固定した信号レベルで入力される場合にはデコード回路が用いられ、外部モード情報が所定のシリアルな信号列で入力される場合にはシーケンサ回路が用いられる。
【００４２】
モード修正回路４２は、通常は、モード発生回路４１から出力される内部モード情報をそのまま本体回路４３に供給する一方、入力端子４７を通して外部から修正情報が入力されたときは、その修正情報に基づいて内部モード情報を修正し、その修正モード情報を本体回路４３に供給する。
【００４３】
本体回路４３は、モード発生回路１１で生成された内部モード情報またはモード修正回路４２で修正された修正モード情報を入力とし、これらモード情報に基づいて通常動作およびその他の動作を行う。モード参照回路４４は、モード発生回路１１で生成された内部モード情報を参照することで、この内部モード情報によって設定される本体回路４３の動作モードを確認し、その確認結果をモニター信号として出力端子４６を通して外部に通知する。
【００４４】
また、半導体集積回路４０の外部回路として、モード確認回路５０が設けられている。このモード確認回路５０は、モード参照回路４４から出力端子４６を通して出力されるモニター信号を入力とし、このモニター信号から判断して内部モード情報を修正する必要があるときには、その修正情報を入力端子４７を通してモード修正回路４２に供給する。
【００４５】
図６は、図５の具体的な回路例を示すブロック図であり、図中、図２と同等部分には同一符号を付して示している。
【００４６】
図６において、本体回路４３は、図２に示す本体回路１２と全く同様に、４個のフリップフロップ２１，２２，２３，２４、３個の組合せ回路２５，２６，２７および５個のセレクタ２８，２９，３０，３１，３２からなる構成となっている。モード参照回路４４も、図２のモード参照回路１３と同様に、デコード回路３３からなる構成となっている。
【００４７】
モード修正回路４２は、２つセレクタ３４，３５を有する構成となっている。一方のセレクタ３４は、スキャンイネーブル信号ＳＣＡＮＥＮと論理“０”を２入力としている。他方のセレクタ３５は、アイソレート信号ＩＳＯＬＡＴＥと論理“０”を２入力としている。
【００４８】
これらセレクタ３４，３５は、モード確認回路５０から供給される修正情報の論理に基づいて２入力の一方を選択する。そして、セレクタ３４の選択出力は、本体回路４３のセレクタ２８，３０，３１に対してそれらの選択情報として与えられ、セレクタ３５の選択出力は、本体回路４３のセレクタ２９，３２に対しそれらの選択情報として与えられる。
【００４９】
また、本例では、図５において、モード参照回路４４の参照結果（確認結果）を出力する出力端子（以下、モニター端子とも呼ぶ）４６と修正情報を入力する入力端子（以下、キャンセル端子とも呼ぶ）４７とを短絡するショート配線３６（図６を参照）が、モード確認回路５０として機能する回路構成を採っている。
【００５０】
すなわち、図６において、デコード回路３３から参照結果として出力されるモニター信号ＭＯＮＩＴＯＲがそのままショート配線３６を通して修正情報であるキャンセル信号ＣＡＮＣＥＬとして、モード修正回路４２を構成するセレクタ３４，３５に供給されるようになっている。
【００５１】
そして、キャンセル信号ＣＡＮＣＥＬが論理“０”のときは、セレクタ３４はスキャンイネーブル信号ＳＣＡＮＥＮを選択して本体回路４３に供給し、セレクタ３５はアイソレート信号ＩＳＯＬＡＴＥを選択して本体回路４３に供給する。一方、キャンセル信号ＣＡＮＣＥＬが論理“１”のときは、セレクタ３４およびセレクタ３５は共に論理“０”を選択して本体回路４３に供給する。
【００５２】
すなわち、モード参照回路４４から本体回路４３が通常動作モードにある旨を示す論理“０”のモニター信号ＭＯＮＩＴＯＲが出力されたときには、モード確認回路５０（ショート配線３６）は本体回路４３が正常な動作状態にあるものと判断して、論理“０”のキャンセル信号ＣＡＮＣＥＬをモード修正回路４２に与える。
【００５３】
これにより、モード修正回路４２は、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥを選択し、本体回路４３に供給する。その結果、本体回路４３は、第１実施形態に係る半導体集積回路１０の動作の場合と同様に、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥの各論理に応じた動作モードを採ることになる。
【００５４】
一方、モード参照回路４４から本体回路４３が通常動作モードにないことを示す論理“１”のモニター信号ＭＯＮＩＴＯＲが出力されたときには、モード確認回路５０は、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定され、本体回路４３が正常な動作状態にないものと判断して、論理“１”のキャンセル信号ＣＡＮＣＥＬをモード修正回路４２に与える。
【００５５】
すると、モード修正回路４２は論理“０”を選択することで、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定された状態にあったとしてもそれを強制的に論理“０”に修正し、本体回路４３に対して通常動作モードを通知する。これにより、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定されていても、本体回路４３は通常動作を行えることになる。
【００５６】
上記構成の第２実施形態に係る半導体集積回路４０を含む回路システムで重要なことは、本半導体集積回路４０の出荷検査時には、モニター端子４６とキャンセル端子４７が未接続状態にあるため、自由にテストモードを設定することが可能であり、一方、実使用時に電子基板に搭載する際にモニター端子４６とキャンセル端子４７を接続することで、非常に簡素に通常動作モードとは異なるモードに入ることを禁止できる点にある。
【００５７】
なお、本実施形態では、デコード回路３３から出力されるモニター信号ＭＯＮＩＴＯＲが１ビットの情報であることから、モード確認回路５０をショート配線３６で構成し、モニター信号ＭＯＮＩＴＯＲをそのままキャンセル信号ＣＡＮＣＥＬとしてモード修正回路４２に供給するとしたが、モニター信号ＭＯＮＩＴＯＲが多ビットの情報である場合には、モード確認回路５０をデコード回路などを用いて構成することになる。
【００５８】
また、本実施形態においては、１つのモード確認回路５０に対して１つの半導体集積回路４０を対応付けた回路構成の回路システムの場合を例に採って説明したが、図７に示すように、１つのモード確認回路５０に対して複数（本例では、２個）の半導体集積回路４０-1，４０-2を対応付け、１つのモード確認回路５０で各回路４０-1，４０-2からのモニター信号ＭＯＮＩＴＯＲを認識し、各回路４０-1，４０-2に対してキャンセル信号ＣＡＮＣＥＬを供給する回路構成とすることも可能である。
【００５９】
以上説明した第２実施形態に係る回路システムでは、半導体集積回路４０（４０-1，４０-2）の動作モードを確認するモード確認機能をハードウェア（モード確認回路５０）で実現する場合を例に採って説明したが、この機能をソフトウェアで実現することも可能である。
【００６０】
図８は、モード確認機能をソフトウェアで実現するようにした場合の本発明の第３実施形態に係る回路システムの構成を示すブロック図である。
【００６１】
本実施形態に係る回路システムは、ＣＰＵ６１、例えば２個の集積回路６２，６３およびこれに対応した２個のＰＩＯ６４，６５を有する構成となっている。そして、ＣＰＵ６３とＰＩＯ６４，６５とはバスライン６６を介して相互に接続され、このバスライン６６を介してＣＰＵ６１が各デバイスへのアクセスを行うようになっている。
【００６２】
２個の集積回路６２，６３は各々、外部からのモード情報によって設定された動作モードを示す設定モード情報をモニター信号ＭＯＮＩＴＯＲとして出力するとともに、キャンセル信号ＣＡＮＣＥＬが与えられたとき、自身の動作モードの修正が行えるようになっている。すなわち、第２実施形態に係る半導体集積回路４０におけるモード修正回路４２およびモード参照回路４４の各機能を具備している。
【００６３】
ＰＩＯ６４，６５は、集積回路６２，６３から出力されるモニター信号ＭＯＮＩＴＯＲの論理状態をＣＰＵ６１がアクセスできるように、また集積回路６２，６３の各々に対してＣＰＵ６１がキャンセル信号ＣＡＮＣＥＬを供給できるようにしている。
【００６４】
上記の構成において、集積回路６２，６３の各動作モードを確認するモード確認機能は、ＣＰＵ６１上のソフトウェアで実現される。その具体的なソフトウェアの動作フローの例を図９に示す。なお、ここでは、集積回路６２に対しての動作フローを示しているが、集積回路６３に対しても同様である。
【００６５】
図９において、ＣＰＵ６１は先ず、ＰＩＯ６４を通して集積回路６２に与えるキャンセル信号ＣＡＮＣＥＬを論理“０”にすることで初期化処理を行い（ステップＳ１１)、次いでＰＩＯ６４を通して集積回路６２から出力されるモニター信号ＭＯＮＩＴＯＲの論理状態を確認する（ステップＳ１２)。
【００６６】
このとき、モニター信号ＭＯＮＩＴＯＲが論理“１”であれば（ステップＳ１３）、ＣＰＵ６１は集積回路６２が正常な動作状態にないものと判断し、ＰＩＯ６４を通して集積回路６２に論理“１”のキャンセル信号ＣＡＮＣＥＬを与える（ステップＳ１４）。
【００６７】
そして、所定時間が経過したか否かを判断し（ステップＳ１５）、所定時間が経過していたら、さらに本処理に割り当てられた時間が経過したか否かを判断する（ステップＳ１６）。このとき、本処理に割り当てられた時間が経過していなければ、ステップＳ１２に戻って上述した一連の処理を繰り返し、経過していれば、本処理を終了してメインフローに戻る。
【００６８】
上述したように、本実施形態に係る回路システムにおいては、モニター信号ＭＯＮＩＴＯＲの論理が“１”のときには、集積回路６２が正常な動作状態にないものと判断してキャンセル信号ＣＡＮＣＥＬの論理を強制的に“１”にすることにより、第２実施形態の場合と同様に、集積回路６２の動作モードを設定するスキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定された状態にあったとしても、集積回路６２の動作モードを自動的に通常動作モードに修正できることになる。
【００６９】
図１０は、本発明の第４実施形態に係る半導体集積回路の構成を示すブロック図である。
【００７０】
本実施形態に係る半導体集積回路７０は、モード発生回路７１、モード修正回路７２、本体回路７３、モード参照回路７４およびＰＬＬ（フェーズ・ロックド・ループ）回路７５を具備し、外部からモード情報を入力するための入力端子７６、本体回路７３の動作モードを示すモード参照情報を出力するための出力端子７７、外部から修正情報を入力するための入力端子７８、ＰＬＬ回路７５から出力されるクロック周波数を選択するＰＬＬモード選択情報ＰＬＬＳＥＬを入力するための入力端子７９およびマスタークロックＭＣＫを入力するための入力端子８０を有する構成となっている。
【００７１】
上記構成の半導体集積回路７０において、モード発生回路７１、モード修正回路７２、本体回路７３およびモード参照回路７４は、図５の第２実施形態に係るモード発生回路４１、モード修正回路４２、本体回路４３およびモード参照回路４４にそれぞれ対応しており、同様の回路構成のものが用いられる。
【００７２】
ここで、モード参照回路７４は、モード発生回路７１から出力される内部モード情報を入力とし、この内部モード情報を参照することによって本体回路７３の動作モードを確認することに加え、ＰＬＬ回路７５に入力されるＰＬＬモード選択情報ＰＬＬＳＥＬを入力とし、このＰＬＬモード選択情報ＰＬＬＳＥＬを参照することによってＰＬＬ回路７５の動作モードを確認し、それらが通常動作モードにあるか否かを示す情報を例えば１ビットのモニター信号ＭＯＮＩＴＯＲとして外部に出力する。
【００７３】
また、図１０には示していないが、第２実施形態に係る半導体集積回路１０を含む回路システムの場合と同様に、半導体集積回路７０の外部回路としてモード確認回路が設けられ、このモード確認回路に対してモニター信号ＭＯＮＩＴＯＲが出力され、また当該モード確認回路からモード修正回路７２およびＰＬＬ回路５７に対して修正情報が与えられることになる。
【００７４】
ＰＬＬ回路７５は、外部から供給されるマスタークロックＭＣＫを元に、互いに異なる周波数の例えば２種類のクロックを、外部から与えられるＰＬＬモード選択情報ＰＬＬＳＥＬに応じて択一的に生成し、その生成したクロックを本体回路７３にその動作クロックとして供給する。
【００７５】
すなわち、本実施形態に係る半導体集積回路７０では、本体回路７３の動作クロックとしてそのクロック周波数を、本半導体集積回路７０を使う環境に合わせて外部から選択できる構成となっている。具体的には、通常動作モードでは、本体回路７３に対して周波数が高い方のクロックを動作クロックとして与え、待機モード中には、例えば消費電力の低減を図ることを目的として、周波数を通常動作時の周波数よりも下げる、という制御を行う。
【００７６】
なお、ＰＬＬ回路７５は、外部から修正情報が与えられたときは、その動作モードが待機モード、即ち周波数の低いクロックを発振するモードであっても、通常動作モード、即ち周波数の高いクロックを発振するモードに自動的に修正し得る回路構成となっている。
【００７７】
このように、ＰＬＬ回路７５を内蔵し、その出力クロックの周波数を外部から切り替える構成の半導体集積回路７０では、出荷後の衝撃や故意による改変により非通常モードないしは装置全体として意図した動作モードとは異なるモードになってしまうことに加えて、同様の理由により、ＰＬＬ回路７５の発振クロックが待機中の低いクロック周波数に固定された状態となる。
【００７８】
この場合には、当然のことながら、本体回路７３は通常動作を行えないことになる。そこで、本実施形態に係る半導体集積回路７０においては、外部から与えられる修正情報に基づいて、モード修正回路７２によって本体回路７３の動作モードを修正することに加えて、ＰＬＬ回路７５の動作モードをも修正するようにしている。
【００７９】
すなわち、出荷後の衝撃や故意による改変により、ＰＬＬ回路７５の動作モードが待機モードに固定された状態にあるときに、外部からＰＬＬ回路７５に対して修正情報が与えられることで、ＰＬＬ回路７５の動作モードが待機モードから通常動作モードに修正される。これにより、ＰＬＬ回路７５から本体回路７３に対して高い周波数のクロックが供給されるため、本体回路７３の動作モードも通常動作モードとなる。
【００８０】
なお、本実施形態では、モード参照回路７４がＰＬＬ回路７５に外部から与えられるＰＬＬモード選択情報ＰＬＬＳＥＬを参照するとしたが、これに限られるものではなく、ＰＬＬ回路７５の動作モードそのものを参照するようにしても良く、また周波数検出回路が必要になるが、ＰＬＬ回路７５から出力されるクロックの周波数を参照してその動作モードを確認することも可能である。
【００８１】
また、本実施形態においては、モード参照回路７４がモニター信号ＭＯＮＩＴＯＲとして、本体回路７３およびＰＬＬ回路７５が共に通常動作モードにあるか否かを示す１ビットの情報を出力するとしたが、本体回路７３およびＰＬＬ回路７５の各々について通常動作モードにあるか否かを示す２ビットのモニター信号ＭＯＮＩＴＯＲとして出力するようにしても良い。この場合、本体回路７３およびＰＬＬ回路７５の各動作モードを独立に制御できる利点がある。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、モード情報によって設定される本体回路の動作モードおよびクロック発生手段の動作モードを確認してその確認結果を外部へ知らせるようにしたことで、出荷後の衝撃や故意による改変などにより非通常動作モードないしは装置全体として意図した動作モードとは異なるモードになってしまった場合において、その動作モードの変化を告知できることになる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】 第１実施形態に係る半導体集積回路の要部の具体的な回路例を示すブロック図である。
【図３】 第１実施形態に係る半導体集積回路の変形例を示すブロック図である。
【図４】 第１実施形態に係る半導体集積回路の他の変形例を示すブロック図である。
【図５】 本発明の第２実施形態に係る半導体集積回路を含む回路システムの構成を示すブロック図である。
【図６】 第２実施形態に係る半導体集積回路の要部の具体的な回路例を示すブロック図である。
【図７】 本発明の第２実施形態に係る半導体集積回路を含む回路システムの変形例を示すブロック図である。
【図８】 本発明の第３実施形態に係る半導体集積回路の構成を示すブロック図である。
【図９】 動作モードを確認するモード確認機能をソフトウェアで実現する動作フローの例を示すフローチャートである。
【図１０】 発明の第４実施形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，４０，４０-1，４０-2，７０…半導体集積回路、１１，４１，７１…モード発生回路、１２，４３，７３…本体回路、１３，４４，７４…モード参照回路、４２，７２…モード修正回路、５０…モード確認回路、７５…ＰＬＬ回路
【発明の属する技術分野】
本発明は、半導体集積回路および集積回路システムに関し、特に動作モード設定機能を備えた半導体集積回路およびこの半導体集積回路を含む集積回路システムに関する。
【０００２】
【従来の技術】
従来、通常動作とは異なる動作モード、例えばテストモードやデバックモードなどの動作モードを備える半導体集積回路において、出荷後の衝撃や故意による改変などがあった場合には、非通常モードないしは装置全体として意図した動作モードとは異なるモードとなってしまい、本来の機能を果たさなくなるという問題がある。
【０００３】
このような誤ったモード変更を防止する技術として、従来、次の４つの従来技術が知られている。すなわち、従来技術１（特開平６−２７３４９５号公報に開示の技術）では、発振回路の出力周波数が通常動作モードに対応したものであるか否かにより、たとえ動作モードがそれ以外のモードであっても強制的に通常動作モードに変更するようにしている。従来技術２（特開平５−６６９４号公報に開示の技術）では、所定信号ピンに電源電圧を超える電圧を印加した場合にテストモードに設定するようにすることで簡単にテストモードにならないようにしている。
【０００４】
従来技術３（特開平６−１２８７８号公報に開示の技術）では、テスト回路が実行されるべきでないとき、即ち出荷検査終了後はテスト回路を不能化することで、テストモードに入らないようにしている。従来技術４（特開平５−２８８８０６号公報、特開平７−７７５５７号公報に開示の技術）では、複数の所定入力端子の状態やシリアル論理入力により結果をデコードしてモードの変更を行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の各従来技術には、それぞれ次のような課題がある。すなわち、従来技術１においては、出力周波数で通常動作であることを検出する構成となっているため、周波数が変動する回路システムないしは異なる周波数で動作する回路への適用を考えると、検出のための回路が複数必要になったり、検出回路が対応できないという課題がある。
【０００６】
従来技術２においては、電源電圧を超える電圧を印加する装置やそれに耐えうる特殊な回路を備える必要があるため、コストがかさむという課題がある。従来技術３においては、テスト回路を不能化する装置が別途必要になるため、生産コストが増大するという課題がある。一方、従来技術４は、意図的なモード切り替えに対しては何ら対処できなかった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、出荷後の衝撃や故意による改変などにより非通常動作モードないしは装置全体として意図した動作モードとは異なるモードになってしまった場合において、動作モードの変化を告知できるとともに、意図した動作モードに復帰可能な安価な半導体集積回路および集積回路システムを提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体集積回路は、外部から与えられる外部モード情報に基づいて内部モード情報を生成するモード発生手段と、このモード発生手段から出力される内部モード情報に対応した動作モードで動作する本体回路と、この本体回路に対して動作クロックを与えるとともに、その動作クロックの周波数が可変なクロック発生手段と、前記モード発生手段から出力される内部モード情報で設定される前記本体回路の動作モードおよび前記クロック発生手段の動作モードを確認して外部に伝えるモード参照手段とを備える構成となっている。
【０００９】
上記構成の半導体集積回路において、モード発生手段は、外部モード情報が与えられると、これに基づいて内部モード情報を生成して本体回路に与える。本体回路は、内部モード情報によって設定される動作モードで動作する。クロック発生手段は、本体回路に対して動作クロックを与えるとともに、その動作クロックの周波数が可変となっている。一方、モード参照手段は、例えばモード発生手段から出力される内部モード情報を参照することで、この内部モード情報によって設定される本体回路の動作モードおよびクロック発生手段の動作モードを確認してその確認結果を外部へ知らせる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１１】
図１は、本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図である。本実施形態に係る半導体集積回路１０は、モード発生回路１１、本体回路１２およびモード参照回路１３を具備し、外部からモード情報を入力するための入力端子１４および本体回路１２の動作モードを示すモード参照情報を出力するための出力端子１５を含む複数の端子を有する構成となっている。
【００１２】
この半導体集積回路１０において、外部から入力端子１４を通して入力される外部モード情報は、１ないし複数のビットで構成される信号であり、電子基板上のスイッチや電源・グランドなどに接続されて動作中は固定したレベルに保持される。そして、これら１ないし複数のビットのレベルにより、通常動作モードとその他の動作モードが区別される。なお、外部モード情報として、所定のシリアルな信号列からなる信号が用いられることもある。
【００１３】
モード発生回路１１は、入力端子１４を通して入力された外部モード情報に基づいて、本体回路１２の動作モードを設定する内部モード情報を生成する。このモード発生回路１１は、デコード回路やシーケンサ回路によって構成される。すなわち、モード発生回路１１として、外部モード情報が固定した信号レベルで入力される場合にはデコード回路が用いられ、外部モード情報が所定のシリアルな信号列で入力される場合にはシーケンサ回路が用いられる。
【００１４】
本体回路１２は、モード発生回路１１によって生成された内部モード情報を入力とし、この内部モード情報に基づいて通常動作およびその他の動作を行う。一方、モード参照回路１３は、モード発生回路１１で生成された内部モード情報を参照することで、その内部モード情報によって設定される本体回路１２の動作モードを確認し、その確認結果をモニター信号として出力端子１５を通して外部に通知する。
【００１５】
ところで、近年の半導体集積回路においては、テスターでの出荷検査における不良検出の向上を目的として、フルスキャン化して内部回路の観測性・制御性を良くする手法を採ったり、あるいは内蔵のＣＰＵコアやメモリコアを単品で評価できるようなテスト回路を内蔵している。
【００１６】
そして、これらの機能を実現するために、半導体集積回路の外部端子を通して外部からモード情報を入力することで、通常動作モード以外の動作モードとしてテストモードを設定しているのが一般的である。本実施形態に係る半導体集積回路１０においても、上記の構成から明らかなように、入力端子１４を通して外部から与えられるモード情報に基づいて、回路本体１２の動作モードが設定されるようになっている。
【００１７】
図２は、図１における本体回路１２およびモード参照回路１３の具体的な回路例を示すブロック図である。本例では、フルスキャン化回路および単品評価用テスト回路を内蔵した場合の回路例を示している。また、モード発生回路１１から本体回路１２には内部モード情報として、例えば、フルスキャンモードを許可するスキャンイネーブル信号ＳＣＡＮＥＮと、単品評価モードを指定するアイソレート信号ＩＳＯＬＡＴＥの２ビットの情報が入力されるものとする。
【００１８】
図２において、本体回路１２は、４個のフリップフロップ２１，２２，２３，２４、３個の組合せ回路２５，２６，２７および５個のセレクタ２８，２９，３０，３１，３２を有する構成となっている。ここで、組合せ回路２５，２６，２７は各々、加算回路や乗算回路などの組合せからなる論理演算回路によって構成される。また、モード参照回路１３は、例えばデコード回路３３からなる構成となっている。
【００１９】
上記構成の本体回路１２において、フリップフロップ２１は、クロックＣＬＫに同期して入力データをラッチする。そのラッチデータは、直接セレクタ２８の一方の入力になるとともに、組合せ回路２５を経てセレクタ２８の他方の入力となる。セレクタ２８は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２１のラッチデータを選択して出力し、論理“０”のとき組合せ回路２５の出力データを選択して出力する。
【００２０】
このセレクタ２８で選択されたデータは、セレクタ２９の一方の入力となる。セレクタ２９は、入力データを直接他方の入力としており、アイソレート信号ＩＳＯＬＡＴＥが論理“１”のとき入力データを選択して出力し、論理“０”のときセレクタ２８の出力データを選択する。このセレクタ２９で選択されたデータは、フリップフロップ２２に供給される。
【００２１】
フリップフロップ２２は、クロックＣＬＫに同期してセレクタ２９の出力データをラッチする。そのラッチデータは、直接セレクタ３０の一方の入力になるとともに、組合せ回路２６を経てセレクタ３０の他方の入力となる。セレクタ３０は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２２のラッチデータを選択して出力し、論理“０”のとき組合せ回路２６の出力データを選択して出力する。このセレクタ３０で選択されたデータは、フリップフロップ２３に供給される。
【００２２】
フリップフロップ２３は、クロックＣＬＫに同期してセレクタ３０の出力データをラッチする。そのラッチデータは、直接セレクタ３１の一方の入力になるとともに、組合せ回路２７を経てセレクタ３１の他方の入力となる。セレクタ３１は、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”のときフリップフロップ２３のラッチデータを選択して出力し、論理“０”のとき組合せ回路２７の出力データを選択して出力する。このセレクタ３１で選択されたデータは、セレクタ３２の一方の入力となる。
【００２３】
セレクタ３２は、組合せ回路２６の出力データを他方の入力とし、アイソレート信号ＩＳＯＬＡＴＥが論理“１”のとき組合せ回路２６の出力データを選択して出力し、論理“０”のときセレクタ３１の出力データを選択する。このセレクタ３２で選択されたデータは、フリップフロップ２４に供給される。フリップフロップ２４は、クロックＣＬＫに同期してセレクタ３２の出力データをラッチし、そのラッチしたデータを出力データとして外部へ出力する。
【００２４】
次に、上記構成の本実施形態に係る半導体集積回路１０の回路動作について説明する。先ず、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥが共に論理“０”のときは回路本体１２が通常動作モードとなる。すなわち、スキャンイネーブル信号ＳＣＡＮＥＮが論理“０”のときには、セレクタ２８，３０，３１が共に組合せ回路２５，２６，２７の各出力データを選択し、セレクタ２９，３２が共にセレクタ２８，３１の出力データを選択する。
【００２５】
これにより、本体回路１２に入力されたデータは、当該本体回路１２において先ず、フリップフロップ２１でラッチされかつ組合せ回路２５で所定の論理演算が行われ、次いでフリップフロップ２２でラッチされかつ組合せ回路２６で所定の論理演算が行われ、最後にフリップフロップ２３でラッチされかつ組合せ回路２７で所定の論理演算が行われる。そして、フリップフロップ２４でラッチされた後外部へ出力される。
【００２６】
次に、アイソレート信号ＩＳＯＬＡＴＥが論理“０”の状態において、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”になると、本体回路１２の動作モードがスキャンモードとなる。すなわち、スキャンイネーブル信号ＳＣＡＮＥＮが論理“１”になると、セレクタ２８，３０，３１が共にフリップフロップ２１，２２，２３の各ラッチデータを選択する。
【００２７】
これにより、組合せ回路２５，２６，２７がバイパスされ、その結果フリップフロップ２１，２２，２３，２４が互いに縦続接続されてシフトレジスタを形成する。すなわち、フルスキャン化回路の構成となる。このフルスキャンモードでは、本体回路１２に対する出荷検査が行われる。
【００２８】
アイソレート信号ＩＳＯＬＡＴＥが論理“１”となったときは、セレクタ２９が本体回路１２の入力データを選択し、セレクタ３２が組合せ回路２６の出力データを選択する。すなわち、フリップフロップ２２および組合せ回路２６からなる回路部分が、本体回路１２のデータ入力端子およびデータ出力端子に直接接続される。これにより、フリップフロップ２２および組合せ回路２６からなる回路部分単体での評価が行われる。
【００２９】
一方、モード参照回路１３を構成するデコード回路３３は、外部モード情報、即ちスキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥ（または、これら信号が入力される端子）の論理状態をデコードし、これらモード情報によって本体回路１２に対して設定された動作モードを示すモニター信号ＭＯＮＩＴＯＲを外部に出力する。
【００３０】
ここで、本例では、モニター信号ＭＯＮＩＴＯＲを１ビットの信号とする。スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥの論理状態とモニター信号ＭＯＮＩＴＯＲの論理関係の一例を表１に示す。この表１において、モニター信号ＭＯＮＩＴＯＲが論理“０”のとき通常動作モード、論理“１”のとき通常動作モードでないとしている。
【００３１】
【表１】
上述したように、外部から与えられるモード情報に基づいて、本体回路１２が通常動作モードとそれ以外の動作モードとを選択的に採る半導体集積回路１０では、モード発生回路１１から本体回路１２に与えられるスキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”になっただけで通常動作モードでなくなってしまう。
【００３３】
したがって、出荷後の衝撃や故意による改変などにより、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの一方が論理“１”に固定された状態となった場合には本体回路１２が通常動作できない状態に陥る。そして、そのような場合は、ユーザはどのような原因で半導体集積回路１０が通常動作できないのか把握できないことから、当該半導体集積回路１０を不良品として処分せざるを得なくなる。
【００３４】
これに対して、本実施形態に係る半導体集積回路１０では、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの論理状態を参照することによって本体回路１２の動作モードを確認し、その確認結果であるモニター信号ＭＯＮＩＴＯＲを外部に出力するようにしているので、ユーザは当該モニター信号ＭＯＮＩＴＯＲから本体回路１２が通常動作できない原因を把握できることになる。
【００３５】
なお、本実施形態においては、モード参照回路１３がモード発生回路１１から出力される内部モード情報を参照する構成としたが、この構成に限られるものではない。
【００３６】
その一つの変形例としては、図３に示すように、モード発生回路１１に入力される外部モード情報をモード参照回路１３が参照する構成が考えられる。この変形例に係る半導体集積回路１０Ａの場合には、外部モード情報を参照してそのままモニター信号ＭＯＮＩＴＯＲとして外部に出力できることになる。
【００３７】
因みに、図１の構成の場合には、外部モード情報をモード発生回路１１で内部モード情報に変換していることから、この内部モード情報を参照してモニター信号ＭＯＮＩＴＯＲを生成するには逆変換が必要であり、その分だけ回路構成が複雑になる。これに対して、図３の構成の場合には、逆変換を行う必要がない分だけ回路構成を簡略化できる利点がある。
【００３８】
また、他の変形例としては、図４に示すように、モード参照回路１３が本体回路１２の動作モード状態を直接参照する構成が考えられる。この変形例に係る半導体集積回路１０Ｂの場合には、モード発生回路１１から出力される内部モード情報又は当該回路１１に入力される外部モード情報が通常動作モードを指示しているにも拘わらず、本体回路１２が何らかの原因によって通常動作モードになっていない状態が発生した場合であっても、本体回路１２の実際の動作モード状態を確実にモニターできる利点がある。
【００３９】
図５は、本発明の第２実施形態に係る半導体集積回路を含む回路システムの構成を示すブロック図である。本実施形態に係る半導体集積回路４０は、モード発生回路４１、モード修正回路４２、本体回路４３およびモード参照回路４４を具備し、外部からモード情報を入力するための入力端子４５、本体回路４３の動作モードを示すモード参照情報を出力するための出力端子４６および外部から与えられる修正情報を入力するための入力端子４７を含む複数の端子を有する構成となっている。
【００４０】
この半導体集積回路４０において、外部から入力端子４５を通して入力される外部モード情報は、１ないし複数のビットで構成される信号であり、電子基板上のスイッチや電源・グランドなどに接続されて動作中は固定したレベルに保持される。そして、これら１ないし複数のビットのレベルにより、通常動作モードとその他の動作モードが区別される。なお、外部モード情報として、所定のシリアルな信号列からなる信号が用いられることもある。
【００４１】
モード発生回路４１は、入力端子４５を通して入力された外部モード情報に基づいて、本体回路４３の動作モードを設定する内部モード情報を生成する。このモード発生回路４１は、デコード回路やシーケンサ回路によって構成される。すなわち、モード発生回路４１として、外部モード情報が固定した信号レベルで入力される場合にはデコード回路が用いられ、外部モード情報が所定のシリアルな信号列で入力される場合にはシーケンサ回路が用いられる。
【００４２】
モード修正回路４２は、通常は、モード発生回路４１から出力される内部モード情報をそのまま本体回路４３に供給する一方、入力端子４７を通して外部から修正情報が入力されたときは、その修正情報に基づいて内部モード情報を修正し、その修正モード情報を本体回路４３に供給する。
【００４３】
本体回路４３は、モード発生回路１１で生成された内部モード情報またはモード修正回路４２で修正された修正モード情報を入力とし、これらモード情報に基づいて通常動作およびその他の動作を行う。モード参照回路４４は、モード発生回路１１で生成された内部モード情報を参照することで、この内部モード情報によって設定される本体回路４３の動作モードを確認し、その確認結果をモニター信号として出力端子４６を通して外部に通知する。
【００４４】
また、半導体集積回路４０の外部回路として、モード確認回路５０が設けられている。このモード確認回路５０は、モード参照回路４４から出力端子４６を通して出力されるモニター信号を入力とし、このモニター信号から判断して内部モード情報を修正する必要があるときには、その修正情報を入力端子４７を通してモード修正回路４２に供給する。
【００４５】
図６は、図５の具体的な回路例を示すブロック図であり、図中、図２と同等部分には同一符号を付して示している。
【００４６】
図６において、本体回路４３は、図２に示す本体回路１２と全く同様に、４個のフリップフロップ２１，２２，２３，２４、３個の組合せ回路２５，２６，２７および５個のセレクタ２８，２９，３０，３１，３２からなる構成となっている。モード参照回路４４も、図２のモード参照回路１３と同様に、デコード回路３３からなる構成となっている。
【００４７】
モード修正回路４２は、２つセレクタ３４，３５を有する構成となっている。一方のセレクタ３４は、スキャンイネーブル信号ＳＣＡＮＥＮと論理“０”を２入力としている。他方のセレクタ３５は、アイソレート信号ＩＳＯＬＡＴＥと論理“０”を２入力としている。
【００４８】
これらセレクタ３４，３５は、モード確認回路５０から供給される修正情報の論理に基づいて２入力の一方を選択する。そして、セレクタ３４の選択出力は、本体回路４３のセレクタ２８，３０，３１に対してそれらの選択情報として与えられ、セレクタ３５の選択出力は、本体回路４３のセレクタ２９，３２に対しそれらの選択情報として与えられる。
【００４９】
また、本例では、図５において、モード参照回路４４の参照結果（確認結果）を出力する出力端子（以下、モニター端子とも呼ぶ）４６と修正情報を入力する入力端子（以下、キャンセル端子とも呼ぶ）４７とを短絡するショート配線３６（図６を参照）が、モード確認回路５０として機能する回路構成を採っている。
【００５０】
すなわち、図６において、デコード回路３３から参照結果として出力されるモニター信号ＭＯＮＩＴＯＲがそのままショート配線３６を通して修正情報であるキャンセル信号ＣＡＮＣＥＬとして、モード修正回路４２を構成するセレクタ３４，３５に供給されるようになっている。
【００５１】
そして、キャンセル信号ＣＡＮＣＥＬが論理“０”のときは、セレクタ３４はスキャンイネーブル信号ＳＣＡＮＥＮを選択して本体回路４３に供給し、セレクタ３５はアイソレート信号ＩＳＯＬＡＴＥを選択して本体回路４３に供給する。一方、キャンセル信号ＣＡＮＣＥＬが論理“１”のときは、セレクタ３４およびセレクタ３５は共に論理“０”を選択して本体回路４３に供給する。
【００５２】
すなわち、モード参照回路４４から本体回路４３が通常動作モードにある旨を示す論理“０”のモニター信号ＭＯＮＩＴＯＲが出力されたときには、モード確認回路５０（ショート配線３６）は本体回路４３が正常な動作状態にあるものと判断して、論理“０”のキャンセル信号ＣＡＮＣＥＬをモード修正回路４２に与える。
【００５３】
これにより、モード修正回路４２は、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥを選択し、本体回路４３に供給する。その結果、本体回路４３は、第１実施形態に係る半導体集積回路１０の動作の場合と同様に、スキャンイネーブル信号ＳＣＡＮＥＮおよびアイソレート信号ＩＳＯＬＡＴＥの各論理に応じた動作モードを採ることになる。
【００５４】
一方、モード参照回路４４から本体回路４３が通常動作モードにないことを示す論理“１”のモニター信号ＭＯＮＩＴＯＲが出力されたときには、モード確認回路５０は、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定され、本体回路４３が正常な動作状態にないものと判断して、論理“１”のキャンセル信号ＣＡＮＣＥＬをモード修正回路４２に与える。
【００５５】
すると、モード修正回路４２は論理“０”を選択することで、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定された状態にあったとしてもそれを強制的に論理“０”に修正し、本体回路４３に対して通常動作モードを通知する。これにより、スキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定されていても、本体回路４３は通常動作を行えることになる。
【００５６】
上記構成の第２実施形態に係る半導体集積回路４０を含む回路システムで重要なことは、本半導体集積回路４０の出荷検査時には、モニター端子４６とキャンセル端子４７が未接続状態にあるため、自由にテストモードを設定することが可能であり、一方、実使用時に電子基板に搭載する際にモニター端子４６とキャンセル端子４７を接続することで、非常に簡素に通常動作モードとは異なるモードに入ることを禁止できる点にある。
【００５７】
なお、本実施形態では、デコード回路３３から出力されるモニター信号ＭＯＮＩＴＯＲが１ビットの情報であることから、モード確認回路５０をショート配線３６で構成し、モニター信号ＭＯＮＩＴＯＲをそのままキャンセル信号ＣＡＮＣＥＬとしてモード修正回路４２に供給するとしたが、モニター信号ＭＯＮＩＴＯＲが多ビットの情報である場合には、モード確認回路５０をデコード回路などを用いて構成することになる。
【００５８】
また、本実施形態においては、１つのモード確認回路５０に対して１つの半導体集積回路４０を対応付けた回路構成の回路システムの場合を例に採って説明したが、図７に示すように、１つのモード確認回路５０に対して複数（本例では、２個）の半導体集積回路４０-1，４０-2を対応付け、１つのモード確認回路５０で各回路４０-1，４０-2からのモニター信号ＭＯＮＩＴＯＲを認識し、各回路４０-1，４０-2に対してキャンセル信号ＣＡＮＣＥＬを供給する回路構成とすることも可能である。
【００５９】
以上説明した第２実施形態に係る回路システムでは、半導体集積回路４０（４０-1，４０-2）の動作モードを確認するモード確認機能をハードウェア（モード確認回路５０）で実現する場合を例に採って説明したが、この機能をソフトウェアで実現することも可能である。
【００６０】
図８は、モード確認機能をソフトウェアで実現するようにした場合の本発明の第３実施形態に係る回路システムの構成を示すブロック図である。
【００６１】
本実施形態に係る回路システムは、ＣＰＵ６１、例えば２個の集積回路６２，６３およびこれに対応した２個のＰＩＯ６４，６５を有する構成となっている。そして、ＣＰＵ６３とＰＩＯ６４，６５とはバスライン６６を介して相互に接続され、このバスライン６６を介してＣＰＵ６１が各デバイスへのアクセスを行うようになっている。
【００６２】
２個の集積回路６２，６３は各々、外部からのモード情報によって設定された動作モードを示す設定モード情報をモニター信号ＭＯＮＩＴＯＲとして出力するとともに、キャンセル信号ＣＡＮＣＥＬが与えられたとき、自身の動作モードの修正が行えるようになっている。すなわち、第２実施形態に係る半導体集積回路４０におけるモード修正回路４２およびモード参照回路４４の各機能を具備している。
【００６３】
ＰＩＯ６４，６５は、集積回路６２，６３から出力されるモニター信号ＭＯＮＩＴＯＲの論理状態をＣＰＵ６１がアクセスできるように、また集積回路６２，６３の各々に対してＣＰＵ６１がキャンセル信号ＣＡＮＣＥＬを供給できるようにしている。
【００６４】
上記の構成において、集積回路６２，６３の各動作モードを確認するモード確認機能は、ＣＰＵ６１上のソフトウェアで実現される。その具体的なソフトウェアの動作フローの例を図９に示す。なお、ここでは、集積回路６２に対しての動作フローを示しているが、集積回路６３に対しても同様である。
【００６５】
図９において、ＣＰＵ６１は先ず、ＰＩＯ６４を通して集積回路６２に与えるキャンセル信号ＣＡＮＣＥＬを論理“０”にすることで初期化処理を行い（ステップＳ１１)、次いでＰＩＯ６４を通して集積回路６２から出力されるモニター信号ＭＯＮＩＴＯＲの論理状態を確認する（ステップＳ１２)。
【００６６】
このとき、モニター信号ＭＯＮＩＴＯＲが論理“１”であれば（ステップＳ１３）、ＣＰＵ６１は集積回路６２が正常な動作状態にないものと判断し、ＰＩＯ６４を通して集積回路６２に論理“１”のキャンセル信号ＣＡＮＣＥＬを与える（ステップＳ１４）。
【００６７】
そして、所定時間が経過したか否かを判断し（ステップＳ１５）、所定時間が経過していたら、さらに本処理に割り当てられた時間が経過したか否かを判断する（ステップＳ１６）。このとき、本処理に割り当てられた時間が経過していなければ、ステップＳ１２に戻って上述した一連の処理を繰り返し、経過していれば、本処理を終了してメインフローに戻る。
【００６８】
上述したように、本実施形態に係る回路システムにおいては、モニター信号ＭＯＮＩＴＯＲの論理が“１”のときには、集積回路６２が正常な動作状態にないものと判断してキャンセル信号ＣＡＮＣＥＬの論理を強制的に“１”にすることにより、第２実施形態の場合と同様に、集積回路６２の動作モードを設定するスキャンイネーブル信号ＳＣＡＮＥＮ／アイソレート信号ＩＳＯＬＡＴＥの少なくとも一方が論理“１”に固定された状態にあったとしても、集積回路６２の動作モードを自動的に通常動作モードに修正できることになる。
【００６９】
図１０は、本発明の第４実施形態に係る半導体集積回路の構成を示すブロック図である。
【００７０】
本実施形態に係る半導体集積回路７０は、モード発生回路７１、モード修正回路７２、本体回路７３、モード参照回路７４およびＰＬＬ（フェーズ・ロックド・ループ）回路７５を具備し、外部からモード情報を入力するための入力端子７６、本体回路７３の動作モードを示すモード参照情報を出力するための出力端子７７、外部から修正情報を入力するための入力端子７８、ＰＬＬ回路７５から出力されるクロック周波数を選択するＰＬＬモード選択情報ＰＬＬＳＥＬを入力するための入力端子７９およびマスタークロックＭＣＫを入力するための入力端子８０を有する構成となっている。
【００７１】
上記構成の半導体集積回路７０において、モード発生回路７１、モード修正回路７２、本体回路７３およびモード参照回路７４は、図５の第２実施形態に係るモード発生回路４１、モード修正回路４２、本体回路４３およびモード参照回路４４にそれぞれ対応しており、同様の回路構成のものが用いられる。
【００７２】
ここで、モード参照回路７４は、モード発生回路７１から出力される内部モード情報を入力とし、この内部モード情報を参照することによって本体回路７３の動作モードを確認することに加え、ＰＬＬ回路７５に入力されるＰＬＬモード選択情報ＰＬＬＳＥＬを入力とし、このＰＬＬモード選択情報ＰＬＬＳＥＬを参照することによってＰＬＬ回路７５の動作モードを確認し、それらが通常動作モードにあるか否かを示す情報を例えば１ビットのモニター信号ＭＯＮＩＴＯＲとして外部に出力する。
【００７３】
また、図１０には示していないが、第２実施形態に係る半導体集積回路１０を含む回路システムの場合と同様に、半導体集積回路７０の外部回路としてモード確認回路が設けられ、このモード確認回路に対してモニター信号ＭＯＮＩＴＯＲが出力され、また当該モード確認回路からモード修正回路７２およびＰＬＬ回路５７に対して修正情報が与えられることになる。
【００７４】
ＰＬＬ回路７５は、外部から供給されるマスタークロックＭＣＫを元に、互いに異なる周波数の例えば２種類のクロックを、外部から与えられるＰＬＬモード選択情報ＰＬＬＳＥＬに応じて択一的に生成し、その生成したクロックを本体回路７３にその動作クロックとして供給する。
【００７５】
すなわち、本実施形態に係る半導体集積回路７０では、本体回路７３の動作クロックとしてそのクロック周波数を、本半導体集積回路７０を使う環境に合わせて外部から選択できる構成となっている。具体的には、通常動作モードでは、本体回路７３に対して周波数が高い方のクロックを動作クロックとして与え、待機モード中には、例えば消費電力の低減を図ることを目的として、周波数を通常動作時の周波数よりも下げる、という制御を行う。
【００７６】
なお、ＰＬＬ回路７５は、外部から修正情報が与えられたときは、その動作モードが待機モード、即ち周波数の低いクロックを発振するモードであっても、通常動作モード、即ち周波数の高いクロックを発振するモードに自動的に修正し得る回路構成となっている。
【００７７】
このように、ＰＬＬ回路７５を内蔵し、その出力クロックの周波数を外部から切り替える構成の半導体集積回路７０では、出荷後の衝撃や故意による改変により非通常モードないしは装置全体として意図した動作モードとは異なるモードになってしまうことに加えて、同様の理由により、ＰＬＬ回路７５の発振クロックが待機中の低いクロック周波数に固定された状態となる。
【００７８】
この場合には、当然のことながら、本体回路７３は通常動作を行えないことになる。そこで、本実施形態に係る半導体集積回路７０においては、外部から与えられる修正情報に基づいて、モード修正回路７２によって本体回路７３の動作モードを修正することに加えて、ＰＬＬ回路７５の動作モードをも修正するようにしている。
【００７９】
すなわち、出荷後の衝撃や故意による改変により、ＰＬＬ回路７５の動作モードが待機モードに固定された状態にあるときに、外部からＰＬＬ回路７５に対して修正情報が与えられることで、ＰＬＬ回路７５の動作モードが待機モードから通常動作モードに修正される。これにより、ＰＬＬ回路７５から本体回路７３に対して高い周波数のクロックが供給されるため、本体回路７３の動作モードも通常動作モードとなる。
【００８０】
なお、本実施形態では、モード参照回路７４がＰＬＬ回路７５に外部から与えられるＰＬＬモード選択情報ＰＬＬＳＥＬを参照するとしたが、これに限られるものではなく、ＰＬＬ回路７５の動作モードそのものを参照するようにしても良く、また周波数検出回路が必要になるが、ＰＬＬ回路７５から出力されるクロックの周波数を参照してその動作モードを確認することも可能である。
【００８１】
また、本実施形態においては、モード参照回路７４がモニター信号ＭＯＮＩＴＯＲとして、本体回路７３およびＰＬＬ回路７５が共に通常動作モードにあるか否かを示す１ビットの情報を出力するとしたが、本体回路７３およびＰＬＬ回路７５の各々について通常動作モードにあるか否かを示す２ビットのモニター信号ＭＯＮＩＴＯＲとして出力するようにしても良い。この場合、本体回路７３およびＰＬＬ回路７５の各動作モードを独立に制御できる利点がある。
【００８２】
【発明の効果】
以上説明したように、本発明によれば、モード情報によって設定される本体回路の動作モードおよびクロック発生手段の動作モードを確認してその確認結果を外部へ知らせるようにしたことで、出荷後の衝撃や故意による改変などにより非通常動作モードないしは装置全体として意図した動作モードとは異なるモードになってしまった場合において、その動作モードの変化を告知できることになる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】 第１実施形態に係る半導体集積回路の要部の具体的な回路例を示すブロック図である。
【図３】 第１実施形態に係る半導体集積回路の変形例を示すブロック図である。
【図４】 第１実施形態に係る半導体集積回路の他の変形例を示すブロック図である。
【図５】 本発明の第２実施形態に係る半導体集積回路を含む回路システムの構成を示すブロック図である。
【図６】 第２実施形態に係る半導体集積回路の要部の具体的な回路例を示すブロック図である。
【図７】 本発明の第２実施形態に係る半導体集積回路を含む回路システムの変形例を示すブロック図である。
【図８】 本発明の第３実施形態に係る半導体集積回路の構成を示すブロック図である。
【図９】 動作モードを確認するモード確認機能をソフトウェアで実現する動作フローの例を示すフローチャートである。
【図１０】 発明の第４実施形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，４０，４０-1，４０-2，７０…半導体集積回路、１１，４１，７１…モード発生回路、１２，４３，７３…本体回路、１３，４４，７４…モード参照回路、４２，７２…モード修正回路、５０…モード確認回路、７５…ＰＬＬ回路
Claims (2)
- 外部から与えられる外部モード情報に基づいて内部モード情報を生成するモード発生手段と、
前記モード発生手段から出力される内部モード情報に対応した動作モードで動作する本体回路と、
前記本体回路に対して動作クロックを与えるとともに、その動作クロックの周波数が可変なクロック発生手段と、
前記モード発生手段から出力される内部モード情報で設定される前記本体回路の動作モードおよび前記クロック発生手段の動作モードを確認して外部に伝えるモード参照手段と
を備えることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路と、
前記モード参照手段の出力に基づいて前記モード発生手段から出力される内部モード情報を修正するモード修正手段と
を備えることを特徴とする集積回路システム。
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