JPS6222432B2 - - Google Patents
Info
- Publication number
- JPS6222432B2 JPS6222432B2 JP55121398A JP12139880A JPS6222432B2 JP S6222432 B2 JPS6222432 B2 JP S6222432B2 JP 55121398 A JP55121398 A JP 55121398A JP 12139880 A JP12139880 A JP 12139880A JP S6222432 B2 JPS6222432 B2 JP S6222432B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- signal
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 73
- 238000011156 evaluation Methods 0.000 claims description 12
- 238000005259 measurement Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000012512 characterization method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は特性評価テスト専用の回路を組込ん
だ半導体集積回路装置に関する。
だ半導体集積回路装置に関する。
最近、半導体集積回路装置の高集積化に伴い、
必要とする特性評価テストの項目の増大がめだつ
てきた。この結果、集積回路装置のテスト時間の
増加が大きな問題となつている。このため従来か
ら、集積回路装置内部に本来の機能回路（たとえ
ばマイクロコンピユータ等）とは別のテスト専用
の回路を組込み、機能回路をすべてテストする代
りに、種々のテストモードにより機能回路を各ブ
ロツク毎にテストすることによつてテストを短時
間に効率よく行なうような方法が一般に採用され
ている。
必要とする特性評価テストの項目の増大がめだつ
てきた。この結果、集積回路装置のテスト時間の
増加が大きな問題となつている。このため従来か
ら、集積回路装置内部に本来の機能回路（たとえ
ばマイクロコンピユータ等）とは別のテスト専用
の回路を組込み、機能回路をすべてテストする代
りに、種々のテストモードにより機能回路を各ブ
ロツク毎にテストすることによつてテストを短時
間に効率よく行なうような方法が一般に採用され
ている。
第１図は上記テスト専用の回路を本来の機能回
路とともに組込んだ、従来の半導体集積回路装置
のブロツク構成図である。図において１はデコー
ダ、２はテスト回路、３はマイクロコンピユータ
等の本来の機能回路である。上記デコーダ１は複
数のテスト用ピンT.T1〜T.Tnそれぞれに与えら
れる信号に応じて、ノーマルモードあるいは種々
のテストモードを選択するようになつている。そ
してデコーダ１において一つのテストモードが選
択されると、テスト回路２はそのテストモードに
応じたテスト信号を出力する。このテスト信号が
機能回路３に送られると、機能回路３はそのテス
ト信号に応じて所定のブロツクの特性評価テスト
を行なう。一方、デコーダ１においてノーマルモ
ードが選択されると、機能回路３は複数の入出力
用ピンT1〜Tmを介して信号の授受を行なつて、
本来の機能動作を行なう。
路とともに組込んだ、従来の半導体集積回路装置
のブロツク構成図である。図において１はデコー
ダ、２はテスト回路、３はマイクロコンピユータ
等の本来の機能回路である。上記デコーダ１は複
数のテスト用ピンT.T1〜T.Tnそれぞれに与えら
れる信号に応じて、ノーマルモードあるいは種々
のテストモードを選択するようになつている。そ
してデコーダ１において一つのテストモードが選
択されると、テスト回路２はそのテストモードに
応じたテスト信号を出力する。このテスト信号が
機能回路３に送られると、機能回路３はそのテス
ト信号に応じて所定のブロツクの特性評価テスト
を行なう。一方、デコーダ１においてノーマルモ
ードが選択されると、機能回路３は複数の入出力
用ピンT1〜Tmを介して信号の授受を行なつて、
本来の機能動作を行なう。
ところで上記従来の集積回路装置では、ノーマ
ルモード時、ｎ本のテスト用ピンT.T1〜T.Tnが
単にノーマルモードを指定するだけの指定ピンと
しての意味しか持たず、この集積回路装置を電子
回路に実装する時にはこれらのピンの存在はかえ
つてじやまになつてしまう。すなわち、上記ｎ本
のピンT.T1〜T.Tnは実使時には無駄となつてし
まう。また集積回路装置においてピン数を増加さ
せることは製造価格の上昇および信頼性の低下を
もたらすことになるため、ピンの数はなるべく少
なくしなければならない。
ルモード時、ｎ本のテスト用ピンT.T1〜T.Tnが
単にノーマルモードを指定するだけの指定ピンと
しての意味しか持たず、この集積回路装置を電子
回路に実装する時にはこれらのピンの存在はかえ
つてじやまになつてしまう。すなわち、上記ｎ本
のピンT.T1〜T.Tnは実使時には無駄となつてし
まう。また集積回路装置においてピン数を増加さ
せることは製造価格の上昇および信頼性の低下を
もたらすことになるため、ピンの数はなるべく少
なくしなければならない。
この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、テスト
専用ピンを一切用いずに機能回路の特性評価テス
トが行なえる半導体集積回路装置を提供すること
にある。
たものであり、その目的とするところは、テスト
専用ピンを一切用いずに機能回路の特性評価テス
トが行なえる半導体集積回路装置を提供すること
にある。
この発明による半導体集積回路装置では、信号
入力用のピンおよび一般の集積回路装置に設けら
れるイニシヤルリセツト用ピンをテストのために
兼用するようにしたものである。
入力用のピンおよび一般の集積回路装置に設けら
れるイニシヤルリセツト用ピンをテストのために
兼用するようにしたものである。
以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明に係る半導体集積回路装
置のブロツク構成図である。図においてタイマ１
１はそのリセツト入力端Ｒにリセツト信号が与え
られるとこの後所定時間の計測を開始し、この時
間計測が完了するとその出力端Outの号が“０”
レベル（低論理レベル）から“１”レベル（高論
理レベル）に反転するようになつている。このタ
イマ１１の出力信号はアンドゲート１２の一方入
力端およびＤ型フリツプフロツプ１３のクロツク
入力端CKにそれぞれ送られる。また上記フリツ
プフロツプ１３のデータ入力端Ｄには常に“１”
レベル信号が与えられているため、タイマ１１の
出力信号が“１”レベルに反転すると、このフリ
ツプフロツプ１３がリセツト状態にあるときには
その出力信号は“０”レベルに立下るようにな
つている。そしてフリツプフロツプ１３の出力
信号は上記アンドゲート１２の他方入力端に送ら
れる。したがつてアンドゲート１２は、上記タイ
マ１１の出力信号が“１”レベルになると、フリ
ツプフロツプ１３の信号伝達遅れ時間に相当する
パルス幅を持つパルスを出力することになる。そ
してアンドゲート１２から出力されるパルスはラ
ツチ回路１４のクロツク入力端CKに送られる。
する。第２図はこの発明に係る半導体集積回路装
置のブロツク構成図である。図においてタイマ１
１はそのリセツト入力端Ｒにリセツト信号が与え
られるとこの後所定時間の計測を開始し、この時
間計測が完了するとその出力端Outの号が“０”
レベル（低論理レベル）から“１”レベル（高論
理レベル）に反転するようになつている。このタ
イマ１１の出力信号はアンドゲート１２の一方入
力端およびＤ型フリツプフロツプ１３のクロツク
入力端CKにそれぞれ送られる。また上記フリツ
プフロツプ１３のデータ入力端Ｄには常に“１”
レベル信号が与えられているため、タイマ１１の
出力信号が“１”レベルに反転すると、このフリ
ツプフロツプ１３がリセツト状態にあるときには
その出力信号は“０”レベルに立下るようにな
つている。そしてフリツプフロツプ１３の出力
信号は上記アンドゲート１２の他方入力端に送ら
れる。したがつてアンドゲート１２は、上記タイ
マ１１の出力信号が“１”レベルになると、フリ
ツプフロツプ１３の信号伝達遅れ時間に相当する
パルス幅を持つパルスを出力することになる。そ
してアンドゲート１２から出力されるパルスはラ
ツチ回路１４のクロツク入力端CKに送られる。
また上記ラツチ回路１４には後述する機能回路
に信号を入力するためのｎ本の入力ピンI1〜Inの
信号が与えられ、上記アンドゲート１２からのパ
ルスが入力した時、このパルスに同期してこれら
の信号を記憶するようになつている。上記ラツチ
回路１４で記憶された入力ピンI1〜Inの信号はデ
コーダ１５に送られる。デコーダ１５はラツチ回
路１４から送られるｎビツトの信号をデコードし
て、ノーマルモードあるいはｍ種（ｍ２n−
１）のテストモードのうちの一つを選択するよう
になつていて、ノーマルモードを選択した場合に
はその０番目の出力端子から“１”レベル信号を
出力し、またテストモードを選択した場合にはそ
の１〜ｍ番目のうちの一つの出力端から“１”レ
ベル信号を出力するようになつている。そして上
記デコーダ１５の０番目の出力端の信号はオアゲ
ート１６を介してマイクロコンピユータ等の本来
の機能回路１７に送られ、１〜ｍ番目の出力端の
信号は並列的にテスト回路１８およびノアゲート
１９に送られる。さらにこのノアゲート１９の出
力信号は上記オアゲート１６に送られる。
に信号を入力するためのｎ本の入力ピンI1〜Inの
信号が与えられ、上記アンドゲート１２からのパ
ルスが入力した時、このパルスに同期してこれら
の信号を記憶するようになつている。上記ラツチ
回路１４で記憶された入力ピンI1〜Inの信号はデ
コーダ１５に送られる。デコーダ１５はラツチ回
路１４から送られるｎビツトの信号をデコードし
て、ノーマルモードあるいはｍ種（ｍ２n−
１）のテストモードのうちの一つを選択するよう
になつていて、ノーマルモードを選択した場合に
はその０番目の出力端子から“１”レベル信号を
出力し、またテストモードを選択した場合にはそ
の１〜ｍ番目のうちの一つの出力端から“１”レ
ベル信号を出力するようになつている。そして上
記デコーダ１５の０番目の出力端の信号はオアゲ
ート１６を介してマイクロコンピユータ等の本来
の機能回路１７に送られ、１〜ｍ番目の出力端の
信号は並列的にテスト回路１８およびノアゲート
１９に送られる。さらにこのノアゲート１９の出
力信号は上記オアゲート１６に送られる。
テスト回路１８は、上記デコーダ１５において
一つのテストモードが選択され、デコーダ１５の
１〜ｍ番目のうちの一つの出力端から“１”レベ
ル信号が送られてくると、そのときのテストモー
ドに応じたテスト用信号を出力するようになつて
いる。そしてこのテスト用信号は上記機能回路１
７に送られる。機能回路１７は上記オアゲート１
６の出力信号が“１”レベルのときには、上記ｎ
本の入力ピンI1〜InおよびＳ本の入力、出力ある
いは入出力ピンT1………ＴN………ＴSを介して
信号の授受を行なつて、マイクロコンピユータ等
の本来の機能動作を行なうようになつているとと
もに、オアゲート１６の出力信号が“０”レベル
のときには、上記テスト回路１８から出力される
テスト信号に応じて演算回路、入出力回路等各機
能ブロツクの特性評価テストを行なうようになつ
ている。
一つのテストモードが選択され、デコーダ１５の
１〜ｍ番目のうちの一つの出力端から“１”レベ
ル信号が送られてくると、そのときのテストモー
ドに応じたテスト用信号を出力するようになつて
いる。そしてこのテスト用信号は上記機能回路１
７に送られる。機能回路１７は上記オアゲート１
６の出力信号が“１”レベルのときには、上記ｎ
本の入力ピンI1〜InおよびＳ本の入力、出力ある
いは入出力ピンT1………ＴN………ＴSを介して
信号の授受を行なつて、マイクロコンピユータ等
の本来の機能動作を行なうようになつているとと
もに、オアゲート１６の出力信号が“０”レベル
のときには、上記テスト回路１８から出力される
テスト信号に応じて演算回路、入出力回路等各機
能ブロツクの特性評価テストを行なうようになつ
ている。
また図においてピンＴIRはこの集積回路装置に
電源が投入される際、これに同期してイニシヤル
リセツト信号が与えられる入力ピンであり、この
入力ピンＴIRに“１”レベルのリセツト信号を与
えると、上記タイマ１１、フリツプフロツプ１
３、ラツチ回路１４、テスト回路１８および機能
回路１７それぞれがリセツトされて初期状態に設
定されるようになつている。
電源が投入される際、これに同期してイニシヤル
リセツト信号が与えられる入力ピンであり、この
入力ピンＴIRに“１”レベルのリセツト信号を与
えると、上記タイマ１１、フリツプフロツプ１
３、ラツチ回路１４、テスト回路１８および機能
回路１７それぞれがリセツトされて初期状態に設
定されるようになつている。
次に上記のように構成された装置の動作を第３
図あるいは第４図のタイムチヤートを用いて説明
する。
図あるいは第４図のタイムチヤートを用いて説明
する。
第３図は特性評価テストが行なわれる場合のも
のである。まずこの集積回路に電源を投入し、こ
れに同期して入力ピンＴIRに“１”レベルのリセ
ツト信号を与えると、ラツチ回路１４がリセツト
し、そのｎビツトの出力信号は入力ピンI1〜Inの
信号にかかわらずすべて“０”レベルになる。し
たがつてこのとき、デコーダ１５はノーマルモー
ドを選択し、その０番目の出力端から“１”レベ
ル信号を出力する。デコーダ１５から出力された
“１”レベル信号がオアゲート１６を介して入力
すると、機能回路１７はノーマルモードに設定さ
れ、ノーマル動作すなわちマイクロコンピユータ
等の本来の動作が可能な状態になる。一方、入力
ピンＴIRにリセツト信号を与えると、その後、タ
イマ１１が所定時間の計測を開始する。そしてこ
の計測が完了して出力信号Outが“１”レベルに
立上ると、この後、アンドゲート１２がパルス信
号CKを出力する。このとき、第３図中斜線を付
した位置で入力ピンI1〜Inの信号として、一つの
テストモードが選択されるような信号の組合せを
与えておく。そしてこの信号の組合せは上記パル
ス信号CKに同期して、ラツチ回路１４で記憶さ
れる。次にデコーダ１５はラツチ回路１４で記憶
された信号をデコードして、一つのテストモード
を選択する。このときデコーダ１５で選択された
テストモードが「１」であれば、その１番目の出
力端から“１”レベル信号が出力されることにな
る。さらに次に上記デコーダ１５の１番目の出力
端からの“１”レベル信号が入力すると、テスト
回路１８はそのテストモード「１」に応じたテス
ト信号を出力する。このときオアゲート１６の出
力信号は“０”レベルになつているので、機能回
路１７は上記テスト信号によつて、たとえばその
入出力回路の機能ブロツクの特性評価テストを行
なうことになる。さらにこのテストのとき、テス
トモード「１」を選択するための入力ピンI1〜In
の信号の組合せはすでにラツチ回路１４で記憶さ
れているため、上記テストを行なう場合に入力ピ
ンI1〜Inにはテストのために必要とする信号を与
えることができる。
のである。まずこの集積回路に電源を投入し、こ
れに同期して入力ピンＴIRに“１”レベルのリセ
ツト信号を与えると、ラツチ回路１４がリセツト
し、そのｎビツトの出力信号は入力ピンI1〜Inの
信号にかかわらずすべて“０”レベルになる。し
たがつてこのとき、デコーダ１５はノーマルモー
ドを選択し、その０番目の出力端から“１”レベ
ル信号を出力する。デコーダ１５から出力された
“１”レベル信号がオアゲート１６を介して入力
すると、機能回路１７はノーマルモードに設定さ
れ、ノーマル動作すなわちマイクロコンピユータ
等の本来の動作が可能な状態になる。一方、入力
ピンＴIRにリセツト信号を与えると、その後、タ
イマ１１が所定時間の計測を開始する。そしてこ
の計測が完了して出力信号Outが“１”レベルに
立上ると、この後、アンドゲート１２がパルス信
号CKを出力する。このとき、第３図中斜線を付
した位置で入力ピンI1〜Inの信号として、一つの
テストモードが選択されるような信号の組合せを
与えておく。そしてこの信号の組合せは上記パル
ス信号CKに同期して、ラツチ回路１４で記憶さ
れる。次にデコーダ１５はラツチ回路１４で記憶
された信号をデコードして、一つのテストモード
を選択する。このときデコーダ１５で選択された
テストモードが「１」であれば、その１番目の出
力端から“１”レベル信号が出力されることにな
る。さらに次に上記デコーダ１５の１番目の出力
端からの“１”レベル信号が入力すると、テスト
回路１８はそのテストモード「１」に応じたテス
ト信号を出力する。このときオアゲート１６の出
力信号は“０”レベルになつているので、機能回
路１７は上記テスト信号によつて、たとえばその
入出力回路の機能ブロツクの特性評価テストを行
なうことになる。さらにこのテストのとき、テス
トモード「１」を選択するための入力ピンI1〜In
の信号の組合せはすでにラツチ回路１４で記憶さ
れているため、上記テストを行なう場合に入力ピ
ンI1〜Inにはテストのために必要とする信号を与
えることができる。
上記テストモード「１」のテストが終了したな
らば、入力ピンＴIRに再びリセツト信号を与える
と、この後、タイマ１１が再び所定時間の計測を
完了するまでは前記の場合と同様に機能回路１７
はノーマルモードに設定される。
らば、入力ピンＴIRに再びリセツト信号を与える
と、この後、タイマ１１が再び所定時間の計測を
完了するまでは前記の場合と同様に機能回路１７
はノーマルモードに設定される。
そして再び第３図中斜線を付した位置で入力ピ
ンI1〜Inの信号として、前記とは異なる一つのテ
ストモードが選択されるような信号の組合せを与
えておけば、この信号の組合せはパルス信号CK
に同期してラツチ回路１４で記憶される。次に前
記と同様にデコーダ１５はラツチ回路１４で記憶
された信号をデコードして、一つのテストモード
を選択する。このときデコーダ１５で選択された
テストモードが「２」であれば、今度はその２番
目の出力端から“１”レベル信号が出力されるこ
とになる。したがつてこの後、機能回路１７はテ
スト回路１８から出力されるテストモード「２」
に応じたテスト信号により所定の機能ブロツクの
特性評価テストを行なうことになる。以下同様に
入力ピンI1〜Inにすべてのテストモードを選択す
るための信号の組合せを与えれば、機能回路１７
のすべての機能ブロツクの特性評価テストを行な
うことができる。
ンI1〜Inの信号として、前記とは異なる一つのテ
ストモードが選択されるような信号の組合せを与
えておけば、この信号の組合せはパルス信号CK
に同期してラツチ回路１４で記憶される。次に前
記と同様にデコーダ１５はラツチ回路１４で記憶
された信号をデコードして、一つのテストモード
を選択する。このときデコーダ１５で選択された
テストモードが「２」であれば、今度はその２番
目の出力端から“１”レベル信号が出力されるこ
とになる。したがつてこの後、機能回路１７はテ
スト回路１８から出力されるテストモード「２」
に応じたテスト信号により所定の機能ブロツクの
特性評価テストを行なうことになる。以下同様に
入力ピンI1〜Inにすべてのテストモードを選択す
るための信号の組合せを与えれば、機能回路１７
のすべての機能ブロツクの特性評価テストを行な
うことができる。
第４図は特性評価テストを行なわない場合のも
のである。この場合まず、入力ピンＴIRにリセツ
ト信号を与えると、前記と同様にデコーダ１５は
ノーマルモードを選択し、機能回路１７はノーマ
ルモードに設定される。次にタイマ１１が所定時
間の計測を完了するタイミングである第４図中斜
線を付した位置での入力ピンI1〜Inの信号とし
て、一つのテストモードも選択されないような信
号の組合せを与えておけば、この信号の組合せは
パルス信号CKに同期してラツチ回路１４で記憶
される。次に前記と同様にデコーダ１５はラツチ
回路１４で記憶された信号をデコードする。この
ときデコーダ１５の１〜ｍ番目の出力端の信号は
すべて“０”レベルになるため、ノアゲート１９
の出力信号が“１”レベルになる。このノアゲー
ト１９から出力された“１”レベル信号がオアゲ
ート１６を介して入力すると、機能回路１７はこ
れ以後ノーマルモードに設定され、ノーマル動作
すなわちマイクロコンピユータ等の本来の動作を
行なうことになる。そしてこの動作はいつたん電
源の供給を停止し入力ピンＴIRに再びリセツト信
号を与えるまで継続される。
のである。この場合まず、入力ピンＴIRにリセツ
ト信号を与えると、前記と同様にデコーダ１５は
ノーマルモードを選択し、機能回路１７はノーマ
ルモードに設定される。次にタイマ１１が所定時
間の計測を完了するタイミングである第４図中斜
線を付した位置での入力ピンI1〜Inの信号とし
て、一つのテストモードも選択されないような信
号の組合せを与えておけば、この信号の組合せは
パルス信号CKに同期してラツチ回路１４で記憶
される。次に前記と同様にデコーダ１５はラツチ
回路１４で記憶された信号をデコードする。この
ときデコーダ１５の１〜ｍ番目の出力端の信号は
すべて“０”レベルになるため、ノアゲート１９
の出力信号が“１”レベルになる。このノアゲー
ト１９から出力された“１”レベル信号がオアゲ
ート１６を介して入力すると、機能回路１７はこ
れ以後ノーマルモードに設定され、ノーマル動作
すなわちマイクロコンピユータ等の本来の動作を
行なうことになる。そしてこの動作はいつたん電
源の供給を停止し入力ピンＴIRに再びリセツト信
号を与えるまで継続される。
このように上記実施例によれば、機能回路１７
を動作させるのに必要な複数の入力ピンI1〜Inお
よび集積回路装置に本来必要とするイニシヤルリ
セツト用の入力ピンＴIRをテストのために必要と
する信号を入力する入力ピンとして兼用したの
で、テスト専用ピンは一切用いずに機能回路１７
の特性評価テストを行なうことができる。またテ
ストを行なう場合、テストモードを選択するため
の信号はラツチ回路１４でいつたん記憶するよう
にしたので、入力ピンI1〜Inが関係する機能ブロ
ツクのテストも行なうことができる。またいつた
んノーマルモードが選択されればテストモードは
その後決して選択されないので、信頼性は極めて
高いものとなる。
を動作させるのに必要な複数の入力ピンI1〜Inお
よび集積回路装置に本来必要とするイニシヤルリ
セツト用の入力ピンＴIRをテストのために必要と
する信号を入力する入力ピンとして兼用したの
で、テスト専用ピンは一切用いずに機能回路１７
の特性評価テストを行なうことができる。またテ
ストを行なう場合、テストモードを選択するため
の信号はラツチ回路１４でいつたん記憶するよう
にしたので、入力ピンI1〜Inが関係する機能ブロ
ツクのテストも行なうことができる。またいつた
んノーマルモードが選択されればテストモードは
その後決して選択されないので、信頼性は極めて
高いものとなる。
以上説明したようにこの発明によれば、テスト
専用ピンを一切用いずに機能回路の特性評価テス
トが行なえる半導体集積回路装置が提供できる。
専用ピンを一切用いずに機能回路の特性評価テス
トが行なえる半導体集積回路装置が提供できる。
第１図は従来の半導体集積回路装置のブロツク
構成図、第２図はこの発明の一実施例のブロツク
構成図、第３図および第４図はそれぞれ上記実施
例の動作を説明するためのタイムチヤートであ
る。 １１……タイマ、１２……アンドゲート、１３
……Ｄ型フリツプフロツプ、１４……ラツチ回
路、１５……デコーダ、１６……オアゲート、１
７……機能回路、１８……テスト回路、１９……
ノアゲート、I1〜In……入力ピン、T1〜ＴS……
ピン、ＴIR……イニシヤルリセツト用の入力ピ
ン。
構成図、第２図はこの発明の一実施例のブロツク
構成図、第３図および第４図はそれぞれ上記実施
例の動作を説明するためのタイムチヤートであ
る。 １１……タイマ、１２……アンドゲート、１３
……Ｄ型フリツプフロツプ、１４……ラツチ回
路、１５……デコーダ、１６……オアゲート、１
７……機能回路、１８……テスト回路、１９……
ノアゲート、I1〜In……入力ピン、T1〜ＴS……
ピン、ＴIR……イニシヤルリセツト用の入力ピ
ン。
Claims (1)
- １ 複数の入力端子および出力端子と、イニシヤ
ルリセツト用入力端子と、このイニシヤルリセツ
ト用入力端子にリセツト信号が与えられた後から
所定時間の計測を開始し、この時間の計測が完了
したらパルスを出力する手段と、上記複数の入力
端子のうち所定の端子の信号を上記パルスに同期
して記憶する手段と、上記手段により記憶された
信号をデコードして複数のテストモードのうちの
一つあるいはノーマルモードを選択し、テストモ
ードが選択された場合にそのモードに応じたテス
ト信号を発生する手段と、上記手段においてテス
トモードが選択された場合には上記テスト信号に
よつて特性評価テストが行なわれるとともにノー
マルモードが選択された場合には上記複数の入力
端子および出力端子をそれぞれ介して信号の授受
を行なつて所定の機能動作をする機能回路とを具
備したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121398A JPS5745944A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55121398A JPS5745944A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745944A JPS5745944A (en) | 1982-03-16 |
| JPS6222432B2 true JPS6222432B2 (ja) | 1987-05-18 |
Family
ID=14810195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55121398A Granted JPS5745944A (en) | 1980-09-02 | 1980-09-02 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745944A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910005615B1 (ko) * | 1988-07-18 | 1991-07-31 | 삼성전자 주식회사 | 프로그래머블 순차코오드 인식회로 |
| US7075586B2 (en) * | 2002-04-03 | 2006-07-11 | Thomson Licensing | Power-on detection of DVI receiver IC |
-
1980
- 1980-09-02 JP JP55121398A patent/JPS5745944A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745944A (en) | 1982-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4754215A (en) | Self-diagnosable integrated circuit device capable of testing sequential circuit elements | |
| US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
| US7430698B2 (en) | Method and system for an on-chip AC self-test controller | |
| KR880009381A (ko) | 반도체 집적회로장치 | |
| KR100393472B1 (ko) | 스캔테스트용자동리세트바이패스제어 | |
| JPS6222432B2 (ja) | ||
| JPS6222433B2 (ja) | ||
| JP2552103B2 (ja) | 半導体集積回路 | |
| US6145087A (en) | Semiconductor integrated device | |
| JP2618669B2 (ja) | 半導体集積回路装置のテストモード設定回路 | |
| JPH083514B2 (ja) | カウンタ・テスト装置 | |
| JP3493132B2 (ja) | モード設定回路 | |
| JPH0582905B2 (ja) | ||
| JPH06194417A (ja) | クロック信号発生回路 | |
| JPH04264907A (ja) | リセット信号回路及びリセット信号出力方法 | |
| JPS6089127A (ja) | パルス信号発生回路 | |
| JP2833603B2 (ja) | 発振装置 | |
| JPH06300821A (ja) | コントローラ内蔵のｌｓｉ | |
| SU1758611A1 (ru) | Устройство дл функционального контрол больших интегральных схем | |
| JP3685419B2 (ja) | テスト容易化回路 | |
| JP2533946B2 (ja) | 集積回路 | |
| JPH07146344A (ja) | 論理回路およびその試験方法 | |
| JPH04351977A (ja) | 集積回路の試験回路 | |
| JPH0566247A (ja) | 半導体集積回路 | |
| JPS58161338A (ja) | 集積回路 |