JPH04351977A - 集積回路の試験回路 - Google Patents
集積回路の試験回路Info
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- JPH04351977A JPH04351977A JP3125735A JP12573591A JPH04351977A JP H04351977 A JPH04351977 A JP H04351977A JP 3125735 A JP3125735 A JP 3125735A JP 12573591 A JP12573591 A JP 12573591A JP H04351977 A JPH04351977 A JP H04351977A
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- test mode
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- circuit
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- 238000012360 testing method Methods 0.000 title claims abstract description 128
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000001788 irregular Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は集積回路の試験回路に関
し、特に集積回路内に配設される試験回路のために要す
る入力端子の本数を削減したことを特徴とする集積回路
の試験回路に関する。
し、特に集積回路内に配設される試験回路のために要す
る入力端子の本数を削減したことを特徴とする集積回路
の試験回路に関する。
【０００３】
【従来の技術】従来、製造された各種集積回路は出荷前
に予め設定された機能についての検査、いわゆる出荷テ
ストが行われる。この出荷テストにおいては、集積回路
に内蔵されたＲＯＭの内容等をチェックすることが必要
とされる。このとき、図３に示すように、外部より、例
えばテストクロックを入力端子ＰＴを介してｎビットシ
フトレジスタ１０３に入力すると共に、ｎビットで構成
されるテストモード識別コードを入力端子ＰＤを介して
ｎビットシフトレジスタ１０３に入力し、このｎビット
シフトレジスタ１０３からの出力Ｑ１ 〜Ｑｎをｎビッ
トデコーダ１０５でデコードして、ＲＯＭのテストモー
ドに対応するテストモード識別フラグＴＭ１，ＴＭ２，
…，ＴＭｍの内、いずれか一つを「１」にする。
に予め設定された機能についての検査、いわゆる出荷テ
ストが行われる。この出荷テストにおいては、集積回路
に内蔵されたＲＯＭの内容等をチェックすることが必要
とされる。このとき、図３に示すように、外部より、例
えばテストクロックを入力端子ＰＴを介してｎビットシ
フトレジスタ１０３に入力すると共に、ｎビットで構成
されるテストモード識別コードを入力端子ＰＤを介して
ｎビットシフトレジスタ１０３に入力し、このｎビット
シフトレジスタ１０３からの出力Ｑ１ 〜Ｑｎをｎビッ
トデコーダ１０５でデコードして、ＲＯＭのテストモー
ドに対応するテストモード識別フラグＴＭ１，ＴＭ２，
…，ＴＭｍの内、いずれか一つを「１」にする。
【０００４】このＲＯＭテストモードに対応するテスト
モード識別フラグによる信号を用いて切り替えを行い、
通常動作時に使用する入力端子ＰＩ１ ，ＰＩ２ ，…
，ＰＩＪ より被テスト回路１０７内部のＲＯＭのアド
レスを直接アクセスできるようにする。
モード識別フラグによる信号を用いて切り替えを行い、
通常動作時に使用する入力端子ＰＩ１ ，ＰＩ２ ，…
，ＰＩＪ より被テスト回路１０７内部のＲＯＭのアド
レスを直接アクセスできるようにする。
【０００５】さらに、通常動作で使用する出力端子ＰＯ
１ ，ＰＯ２ ，…，ＰＯＫ より、前記被テスト回路
１０７内部のＲＯＭの出力信号がモニタできるように切
り替えを行い、当該ＲＯＭのテストを行なう。
１ ，ＰＯ２ ，…，ＰＯＫ より、前記被テスト回路
１０７内部のＲＯＭの出力信号がモニタできるように切
り替えを行い、当該ＲＯＭのテストを行なう。
【０００６】このテストモードの設定タイミングを図４
に示す。尚、図４ではテストモードに設定される前に予
めｎビットシフトレジスタの内部がクリアされているも
のとする。
に示す。尚、図４ではテストモードに設定される前に予
めｎビットシフトレジスタの内部がクリアされているも
のとする。
【０００７】まず、ｎビットシフトレジスタ１０３にテ
ストモード識別コードを入力するには、テストモード識
別コードの入力に同期したテストクロックを入力端子Ｐ
Ｔより入力する必要がある。ｎビットのテストモード識
別コードが入力された後、テストモード識別フラグＴＭ
１，ＴＭ２，…，ＴＭｍの内、いづれか一つが「１」に
なり、当該集積回路１０１のテストを開始することが可
能となる。ここで、通常動作においては、例えば、ｎビ
ットシフトレジスタ１０３からの出力Ｑ１ ，Ｑ２ ，
…，Ｑｎ が全て「０」の状態で、テストモード識別フ
ラグＴＭ１，ＴＭ２，ＴＭｍが全て「Ｑ」だとすると、
ｎビットのテストモード識別コードで指定できるテスト
モードの数は最大２ｎ−１ 個であり、従って、フラグ
の数ｍはｍ＜２ｎ−１ である。
ストモード識別コードを入力するには、テストモード識
別コードの入力に同期したテストクロックを入力端子Ｐ
Ｔより入力する必要がある。ｎビットのテストモード識
別コードが入力された後、テストモード識別フラグＴＭ
１，ＴＭ２，…，ＴＭｍの内、いづれか一つが「１」に
なり、当該集積回路１０１のテストを開始することが可
能となる。ここで、通常動作においては、例えば、ｎビ
ットシフトレジスタ１０３からの出力Ｑ１ ，Ｑ２ ，
…，Ｑｎ が全て「０」の状態で、テストモード識別フ
ラグＴＭ１，ＴＭ２，ＴＭｍが全て「Ｑ」だとすると、
ｎビットのテストモード識別コードで指定できるテスト
モードの数は最大２ｎ−１ 個であり、従って、フラグ
の数ｍはｍ＜２ｎ−１ である。
【０００８】
【発明が解決しようとする課題】しかしながら、複数の
テストモードを設定するには、上述したように設定用の
端子として、少なくとも２つの端子ＰＤ，ＰＴが必要で
あった。しかし、回路規模の増大等により、通常動作の
際に用いる入出力端子の数が増えると、テストモード設
定用の端子としては端子が１つしか残らない事もある。 この場合、従来は、端子数の多い、すなわちパッケージ
サイズがひとつ大きいクラスのパッケージを用いる事に
なる。しかしながら、これらパッケージで用意される端
子数は、通常、例えば１０ピン，２０ピン，３０ピン，
…というような飛び飛びの値でしか用意されていない。 このような場合は、増加した端子の、テストモード設定
用の端子以外の相当数がムダになることになる。また、
ひとつ大きいクラスのパッケージを用いることになるの
で、パッケージ費用の上昇及び占有する面積の増大によ
るコストの上昇等を招来することになる。
テストモードを設定するには、上述したように設定用の
端子として、少なくとも２つの端子ＰＤ，ＰＴが必要で
あった。しかし、回路規模の増大等により、通常動作の
際に用いる入出力端子の数が増えると、テストモード設
定用の端子としては端子が１つしか残らない事もある。 この場合、従来は、端子数の多い、すなわちパッケージ
サイズがひとつ大きいクラスのパッケージを用いる事に
なる。しかしながら、これらパッケージで用意される端
子数は、通常、例えば１０ピン，２０ピン，３０ピン，
…というような飛び飛びの値でしか用意されていない。 このような場合は、増加した端子の、テストモード設定
用の端子以外の相当数がムダになることになる。また、
ひとつ大きいクラスのパッケージを用いることになるの
で、パッケージ費用の上昇及び占有する面積の増大によ
るコストの上昇等を招来することになる。
【０００９】本発明は、上記課題に鑑みてなされたもの
で、通常動作の際に使用される入出力端子の他に一つの
入力端子を用意することで、テストモードの設定を可能
とする集積回路の試験回路を提供することを目的とする
。
で、通常動作の際に使用される入出力端子の他に一つの
入力端子を用意することで、テストモードの設定を可能
とする集積回路の試験回路を提供することを目的とする
。
【００１０】［発明の構成］
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、例えば図１においては、集積回路１を試験
するために設けられる試験回路を動作させるテストモー
ドと、当該集積回路本来の機能を動作させる通常モード
とを有し、テストモードを設定するときには、当該集積
回路１の外部からテストモード識別コードと、このテス
トモード識別コードに同期したテストクロックとをシフ
トレジスタ３に入力し、このシフトレジスタ３の出力に
基づいてテストモードが設定される集積回路１の試験回
路において、前記テストモード識別コード若しくはテス
トクロックを入力する際の入力端子を当該集積回路を通
常モードで用いるときの入力端子ＰＩ１，〜，ＰＩＪ
の内の一入力端子ＰＩ１と兼用することを要旨とする。
に本発明は、例えば図１においては、集積回路１を試験
するために設けられる試験回路を動作させるテストモー
ドと、当該集積回路本来の機能を動作させる通常モード
とを有し、テストモードを設定するときには、当該集積
回路１の外部からテストモード識別コードと、このテス
トモード識別コードに同期したテストクロックとをシフ
トレジスタ３に入力し、このシフトレジスタ３の出力に
基づいてテストモードが設定される集積回路１の試験回
路において、前記テストモード識別コード若しくはテス
トクロックを入力する際の入力端子を当該集積回路を通
常モードで用いるときの入力端子ＰＩ１，〜，ＰＩＪ
の内の一入力端子ＰＩ１と兼用することを要旨とする。
【００１２】
【作用】本発明の集積回路１は、当該集積回路１を試験
するために設けられる試験回路を動作させるテストモー
ドと、当該集積回路本来の機能を動作させる通常モード
とを有している。また、この集積回路１においては、当
該集積回路１の外部からテストモード識別コードと、こ
のテストモード識別コードに同期したテストクロックと
をシフトレジスタ３に入力することによって、このシフ
トレジスタ３の出力に基づいてテストモードが設定され
る。
するために設けられる試験回路を動作させるテストモー
ドと、当該集積回路本来の機能を動作させる通常モード
とを有している。また、この集積回路１においては、当
該集積回路１の外部からテストモード識別コードと、こ
のテストモード識別コードに同期したテストクロックと
をシフトレジスタ３に入力することによって、このシフ
トレジスタ３の出力に基づいてテストモードが設定され
る。
【００１３】このような集積回路の試験回路において、
前記テストモード識別コード若しくはテストクロックを
入力する際の入力端子が、当該集積回路１を通常モード
で用いるときの入力端子ＰＩ１，〜，ＰＩＪ の内の一
入力端子ＰＩ１と兼用されることでテストモード識別コ
ード若しくはテストクロックを入力する際の入力端子を
１端子削減することができる。
前記テストモード識別コード若しくはテストクロックを
入力する際の入力端子が、当該集積回路１を通常モード
で用いるときの入力端子ＰＩ１，〜，ＰＩＪ の内の一
入力端子ＰＩ１と兼用されることでテストモード識別コ
ード若しくはテストクロックを入力する際の入力端子を
１端子削減することができる。
【００１４】
【実施例】以下、図面を参照して本発明に係る一実施例
を説明する。図１は、本実施例の集積回路の構成の概略
を示すブロック図である。
を説明する。図１は、本実施例の集積回路の構成の概略
を示すブロック図である。
【００１５】集積回路１は、ｎビットシフトレジスタ３
と、このｎビットシフトレジスタ３と接続されるｎビッ
トデコーダ５及びこのｎビットデコーダ５と接続される
被テスト回路７によって構成される。このｎビットシフ
トレジスタ３には、入力端子ＰＴを介してテストクロッ
クが入力されると共に、当該集積回路１本来の機能、す
なわちと被テスト回路７による動作（以下、単に通常動
作という）の際に使用される入力端子ＰＩ１ ，ＰＩ２
，…ＰＩＪのうちいづれか、例えば図１では入力端子
ＰＩ１ を介してテストモード識別コードが入力される
。これらテストクロック及びテストモード識別コードに
基づいて、ｎビットシフトレジスタ３から出力Ｑ１ ，
Ｑ２ ，…，Ｑｎ がｎビットデコーダ５に出力される
と、ｎビットデコーダ５では、これらをデコードして、
ＲＯＭのテストモードに対応するテストモード識別フラ
グＴＭ１，ＴＭ２，…，ＴＭｍの内、いずれか一つを「
１」にする。
と、このｎビットシフトレジスタ３と接続されるｎビッ
トデコーダ５及びこのｎビットデコーダ５と接続される
被テスト回路７によって構成される。このｎビットシフ
トレジスタ３には、入力端子ＰＴを介してテストクロッ
クが入力されると共に、当該集積回路１本来の機能、す
なわちと被テスト回路７による動作（以下、単に通常動
作という）の際に使用される入力端子ＰＩ１ ，ＰＩ２
，…ＰＩＪのうちいづれか、例えば図１では入力端子
ＰＩ１ を介してテストモード識別コードが入力される
。これらテストクロック及びテストモード識別コードに
基づいて、ｎビットシフトレジスタ３から出力Ｑ１ ，
Ｑ２ ，…，Ｑｎ がｎビットデコーダ５に出力される
と、ｎビットデコーダ５では、これらをデコードして、
ＲＯＭのテストモードに対応するテストモード識別フラ
グＴＭ１，ＴＭ２，…，ＴＭｍの内、いずれか一つを「
１」にする。
【００１６】このＲＯＭテストモードに対応するテスト
モード識別フラグによる信号を用いて、通常動作時に使
用する入力端子ＰＩ１ ，ＰＩ２ ，…，ＰＩＪ から
被テスト回路７内部のＲＯＭのアドレスを直接アクセス
できるように切り替えを行なう。
モード識別フラグによる信号を用いて、通常動作時に使
用する入力端子ＰＩ１ ，ＰＩ２ ，…，ＰＩＪ から
被テスト回路７内部のＲＯＭのアドレスを直接アクセス
できるように切り替えを行なう。
【００１７】さらに、通常動作で使用する出力端子ＰＯ
１ ，ＰＯ２ ，…，ＰＯＫ を用いて、被テスト回路
７内部のＲＯＭの出力信号がモニタできるように切り替
えを行なった後、当該ＲＯＭの出力信号をモニタしつつ
、ＲＯＭのアドレスを直接アクセスして、当該ＲＯＭの
テストを行なう。
１ ，ＰＯ２ ，…，ＰＯＫ を用いて、被テスト回路
７内部のＲＯＭの出力信号がモニタできるように切り替
えを行なった後、当該ＲＯＭの出力信号をモニタしつつ
、ＲＯＭのアドレスを直接アクセスして、当該ＲＯＭの
テストを行なう。
【００１８】尚、このとき、図４のテストモードの設定
タイミングに示されるように、まずテストモードに設定
する前に予めｎビットシフトレジスタの内部をクリアに
しておき、次にテストモード識別コードとこのテストモ
ード識別コードに同期してテストクロックを入力し、テ
ストモードを設定する。
タイミングに示されるように、まずテストモードに設定
する前に予めｎビットシフトレジスタの内部をクリアに
しておき、次にテストモード識別コードとこのテストモ
ード識別コードに同期してテストクロックを入力し、テ
ストモードを設定する。
【００１９】テスト開始後は、テストクロックを「０」
に固定しておくと、テストモード識別フラグは「１」の
ままで、目的とするテストモードに入った状態を維持す
ることができる。このとき、入力端子ＰＩ１ よりテス
トのための信号を入力しても、テストクロックは「０」
に固定しているので、前記テストモードから他のテスト
モードに移ったりすることはない。
に固定しておくと、テストモード識別フラグは「１」の
ままで、目的とするテストモードに入った状態を維持す
ることができる。このとき、入力端子ＰＩ１ よりテス
トのための信号を入力しても、テストクロックは「０」
に固定しているので、前記テストモードから他のテスト
モードに移ったりすることはない。
【００２０】また、通常動作で使用する場合は、ｎビッ
トシフトレジスタ３の内容を、通常動作を指定するもの
、例えば全て「０」にして、テストモード識別フラグＴ
Ｍ１，ＴＭ２，…，ＴＭｍを全て「０」にする。
トシフトレジスタ３の内容を、通常動作を指定するもの
、例えば全て「０」にして、テストモード識別フラグＴ
Ｍ１，ＴＭ２，…，ＴＭｍを全て「０」にする。
【００２１】次に、本発明に係る第２の実施例を図２を
参照して、説明する。この第２の実施例においては、集
積回路１１の入力端子ＰＩ１ よりテストモード識別コ
ードを、入力端子ＰＴよりこのテストモード識別コード
に同期したテストクロックをそれぞれｎビットシフトレ
ジスタ１３に入力する。ｎビットシフトレジスタ１３の
出力Ｑ１ ，Ｑ２ ，…，Ｑｎ がｎビットデコーダ１
５で論理演算され、各テストモードに対応するテストモ
ード識別フラグＴＭ１，ＴＭ２，…，ＴＭｍのうち、前
記入力されたテストモード識別コードに対応する一つの
テストモード識別フラグを発生する。このテストモード
識別コードが通常用いる入力端子の一つより入力される
ことは図１と同じである。
参照して、説明する。この第２の実施例においては、集
積回路１１の入力端子ＰＩ１ よりテストモード識別コ
ードを、入力端子ＰＴよりこのテストモード識別コード
に同期したテストクロックをそれぞれｎビットシフトレ
ジスタ１３に入力する。ｎビットシフトレジスタ１３の
出力Ｑ１ ，Ｑ２ ，…，Ｑｎ がｎビットデコーダ１
５で論理演算され、各テストモードに対応するテストモ
ード識別フラグＴＭ１，ＴＭ２，…，ＴＭｍのうち、前
記入力されたテストモード識別コードに対応する一つの
テストモード識別フラグを発生する。このテストモード
識別コードが通常用いる入力端子の一つより入力される
ことは図１と同じである。
【００２２】通常動作で用いる場合、図１に示す第１の
実施例では、図４に示すテストモードの設定手続きでｎ
ビットシフトレジスタ３に、テストモード識別フラグＴ
Ｍ１，ＴＭ２，…，ＴＭｍを全て「０」とするようなデ
ータ、例えば全て「０」を入力しなければならない。通
常動作で用いる場合に、このような面倒な手続きを必要
とすることは、使い勝手が悪い事となるので、図２に示
すように、入力端子ＰＲより入力される被テスト回路１
７へのリセット信号を転用して、ｎビットシフトレジス
タをリセットする。従って、ｎビットシフトレジスタの
内容が全て「０」になり、テストモード識別フラグＴＭ
１，ＴＭ２，…，ＴＭｍを全て「０」とすることが行わ
れる。なお、デジタル回路においては、電源オン時に、
初期状態を確定するために、リセット信号の入力端子は
たいていの場合、必要であり、本実施例ではこの被テス
ト回路１７のリセット端子を用いることで、端子数の増
加を防止している。
実施例では、図４に示すテストモードの設定手続きでｎ
ビットシフトレジスタ３に、テストモード識別フラグＴ
Ｍ１，ＴＭ２，…，ＴＭｍを全て「０」とするようなデ
ータ、例えば全て「０」を入力しなければならない。通
常動作で用いる場合に、このような面倒な手続きを必要
とすることは、使い勝手が悪い事となるので、図２に示
すように、入力端子ＰＲより入力される被テスト回路１
７へのリセット信号を転用して、ｎビットシフトレジス
タをリセットする。従って、ｎビットシフトレジスタの
内容が全て「０」になり、テストモード識別フラグＴＭ
１，ＴＭ２，…，ＴＭｍを全て「０」とすることが行わ
れる。なお、デジタル回路においては、電源オン時に、
初期状態を確定するために、リセット信号の入力端子は
たいていの場合、必要であり、本実施例ではこの被テス
ト回路１７のリセット端子を用いることで、端子数の増
加を防止している。
【００２３】上述したように、本発明に係る第１、第２
の実施例によれば、通常動作の際に用いる入力端子に、
テストモード設定用のテストクロック端子を追加して、
複数のテストモードを指定し、またテストモード識別コ
ード入力端子を通常用いる入力端子と共通とすることで
、一つ端子を減らせることができ、場合によっては大幅
なコスト低減を実現できる。
の実施例によれば、通常動作の際に用いる入力端子に、
テストモード設定用のテストクロック端子を追加して、
複数のテストモードを指定し、またテストモード識別コ
ード入力端子を通常用いる入力端子と共通とすることで
、一つ端子を減らせることができ、場合によっては大幅
なコスト低減を実現できる。
【００２４】尚、本実施例では１素子として構成される
集積回路について、説明したがこれに限定されること無
く、例えば、複数の集積回路によって構成される素子の
部分に適用しても良く、さらには複数の集積回路によっ
て構成される基板に適用しても良いのは言うまでもない
ことである。
集積回路について、説明したがこれに限定されること無
く、例えば、複数の集積回路によって構成される素子の
部分に適用しても良く、さらには複数の集積回路によっ
て構成される基板に適用しても良いのは言うまでもない
ことである。
【００２５】
【発明の効果】以上説明したように、本発明は、通常用
いる入力端子のひとつにテストモード識別コード若しく
はテストクロックを入力するようにしたので、テストモ
ード識別コード入力端子若しくはテストクロック入力端
子を通常用いる入力端子と共通化することができ、端子
数の削減、延いてはコスト低減を実現することができる
。
いる入力端子のひとつにテストモード識別コード若しく
はテストクロックを入力するようにしたので、テストモ
ード識別コード入力端子若しくはテストクロック入力端
子を通常用いる入力端子と共通化することができ、端子
数の削減、延いてはコスト低減を実現することができる
。
【図１】本発明の基本的な構成を説明するためのブロッ
ク図である。
ク図である。
【図２】図１に係る一実施例を示すブロック図である。
【図３】従来の構成を示すブロック図である。
【図４】テストモード設定タイミングを示すタイミング
チャートである。
チャートである。
１ 集積回路
３ ｎビットシフトレジスタ
５ ｎビットデコーダ
７ 被テスト回路
ＰＴ テストクロック入力端子
ＰＩ 入力端子
ＰＯ 出力端子
Claims (1)
- 【請求項１】 集積回路を試験するために設けられる
試験回路を動作させるテストモードと、当該集積回路本
来の機能を動作させる通常モードとを有し、テストモー
ドを設定するときには、当該集積回路の外部からテスト
モード識別コードと、このテストモード識別コードに同
期したテストクロックとをシフトレジスタに入力し、こ
のシフトレジスタの出力に基づいてテストモードが設定
される集積回路の試験回路において、前記テストモード
識別コード若しくはテストクロックを入力する際の入力
端子を当該集積回路を通常モードで用いるときの入力端
子の内の一入力端子と兼用することを特徴とする集積回
路の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125735A JPH04351977A (ja) | 1991-05-29 | 1991-05-29 | 集積回路の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125735A JPH04351977A (ja) | 1991-05-29 | 1991-05-29 | 集積回路の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351977A true JPH04351977A (ja) | 1992-12-07 |
Family
ID=14917497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125735A Pending JPH04351977A (ja) | 1991-05-29 | 1991-05-29 | 集積回路の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04351977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331396A (ja) * | 2004-05-20 | 2005-12-02 | Ricoh Co Ltd | 半導体集積回路 |
-
1991
- 1991-05-29 JP JP3125735A patent/JPH04351977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331396A (ja) * | 2004-05-20 | 2005-12-02 | Ricoh Co Ltd | 半導体集積回路 |
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