JPS6149253A - Ｒｏｍデ−タチエツク方式 - Google Patents
Ｒｏｍデ−タチエツク方式Info
- Publication number
- JPS6149253A JPS6149253A JP59170922A JP17092284A JPS6149253A JP S6149253 A JPS6149253 A JP S6149253A JP 59170922 A JP59170922 A JP 59170922A JP 17092284 A JP17092284 A JP 17092284A JP S6149253 A JPS6149253 A JP S6149253A
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- JP
- Japan
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- data
- display
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- circuit
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＬＳＩに組み込まれたＲＯＭデータチェック
方式に関する。
方式に関する。
ＬＳＩに組み込まれたＲＯＭデータの記憶内容をチェッ
クするためには、典型的に図２に示すように、内部クロ
ックあるいは外部クロック３１によりアドレスカウンタ
３２を順次番地指定しＲＯＭ３３からＲＯＭデータ３４
を導出する。その後前記ＲＯＭデータあけ、ＲＯＭデー
タ出力制御回路３６と表示変換デコーダドライバ３５へ
入力され前記ＲＯＭデータ出力制御回路３６においてｉ
１データ出カ３７としてＢＣＤ出力あるいはバイナリ−
出力され、又、前記データ出力３７と同期したデータ出
力タイミング信号３８も同時だ出力される。又、前記表
示変換デコーダドライバ３５からは、表示出力３９とし
て、導出されるというよりな方式が用いられていた。こ
の方法では、ＬＳＩに専用外部端子及びＲＯＭデータ出
力制御回路が必要であり、工Ｃチップ面積に余裕のない
場合には、使えなｈという欠点があった。
クするためには、典型的に図２に示すように、内部クロ
ックあるいは外部クロック３１によりアドレスカウンタ
３２を順次番地指定しＲＯＭ３３からＲＯＭデータ３４
を導出する。その後前記ＲＯＭデータあけ、ＲＯＭデー
タ出力制御回路３６と表示変換デコーダドライバ３５へ
入力され前記ＲＯＭデータ出力制御回路３６においてｉ
１データ出カ３７としてＢＣＤ出力あるいはバイナリ−
出力され、又、前記データ出力３７と同期したデータ出
力タイミング信号３８も同時だ出力される。又、前記表
示変換デコーダドライバ３５からは、表示出力３９とし
て、導出されるというよりな方式が用いられていた。こ
の方法では、ＬＳＩに専用外部端子及びＲＯＭデータ出
力制御回路が必要であり、工Ｃチップ面積に余裕のない
場合には、使えなｈという欠点があった。
又、ＩＣを実装する際工Ｃ実装基板の面積等の制約によ
り専用外部端子をボンディングしない場合が多くＩＣ実
装後のＲＯＭデータのチェックは手動的なキー人力によ
りＬＳＩに種々の信号を実除に入力し、ＬＳＩに通常の
動作をさせ、通常の出力信号だよりＬ’Ｓ工に組み込ま
れたＲＯＭデータが正常か否かを判定する。この方法に
おいては工Ｃ実装基板の面積はｍまるがＲＯＭデータを
全てチェックするために非常に長い時間を必要とする。
り専用外部端子をボンディングしない場合が多くＩＣ実
装後のＲＯＭデータのチェックは手動的なキー人力によ
りＬＳＩに種々の信号を実除に入力し、ＬＳＩに通常の
動作をさせ、通常の出力信号だよりＬ’Ｓ工に組み込ま
れたＲＯＭデータが正常か否かを判定する。この方法に
おいては工Ｃ実装基板の面積はｍまるがＲＯＭデータを
全てチェックするために非常に長い時間を必要とする。
さらには、チェックするだめのテスターも非常゛に複雑
かつ高価なものとなる欠点がある。
かつ高価なものとなる欠点がある。
本発明は、かかる点に着目し、専用外部端子を設けるこ
となく短時間に安価なテスターにより、精度の良いチェ
ックができるようなＲＯＭデータチェック方式を提供す
ることにある。
となく短時間に安価なテスターにより、精度の良いチェ
ックができるようなＲＯＭデータチェック方式を提供す
ることにある。
本発明を要約すれば、ＬＳＩに組み込まれたＲＯＭデー
タの内容をチェックするものであり、ＲＯＭデータチェ
ックモードを指定する外部端子とＲＯＭを順次番地指定
するアドレスカウンタとアドレスカウンタを順次インク
リメントするクロッ 、り入力外部端子とアドレスカウ
ンタをリセットする外部端子とＲＯＭデータを表示手段
に出力するための表示変換デコーダドライバを備え、Ｒ
ＯＭデータチェックモード端子に入力を与えている期間
中、リセット端子より信号が入力された後、クロック入
力外部端子より入力されるクロック数に値する番地のＲ
ＯＭデータが、アドレスカウンタから指定されＲＯＭデ
ータの内容が表示変換デコーダドライバを経て、表示出
力端子より導出するようにしたチェック方式である。
タの内容をチェックするものであり、ＲＯＭデータチェ
ックモードを指定する外部端子とＲＯＭを順次番地指定
するアドレスカウンタとアドレスカウンタを順次インク
リメントするクロッ 、り入力外部端子とアドレスカウ
ンタをリセットする外部端子とＲＯＭデータを表示手段
に出力するための表示変換デコーダドライバを備え、Ｒ
ＯＭデータチェックモード端子に入力を与えている期間
中、リセット端子より信号が入力された後、クロック入
力外部端子より入力されるクロック数に値する番地のＲ
ＯＭデータが、アドレスカウンタから指定されＲＯＭデ
ータの内容が表示変換デコーダドライバを経て、表示出
力端子より導出するようにしたチェック方式である。
以下に１図面に示す実施例とともに本発明をより詳細に
説明する。
説明する。
第１図は本発明の一実施例を示す図である。
まず、通常動作時においてはＲＯＭデータチェックモー
ド端子２に信号が入力されていないので、内部プルアッ
プ抵抗によりハイレベル（以後ｒＪ）に固定されクロッ
ク発生器１１により出力されるクロック信号５が、クロ
ックドインバータ７を通してアドレスカウンタ１２へ入
力される。
ド端子２に信号が入力されていないので、内部プルアッ
プ抵抗によりハイレベル（以後ｒＪ）に固定されクロッ
ク発生器１１により出力されるクロック信号５が、クロ
ックドインバータ７を通してアドレスカウンタ１２へ入
力される。
また、この時前記クロック発生器１１の状態が、制御回
路１３へ伝達され前記クロック信号５と同期したリセッ
ト信号１４．アドレスラッチ信号１５．データラッチ信
号１６が前記制御回路１３より出力される。前記制御回
路１３から出力された前記リセット信号１４により前記
アドレスデータエ２がリセットされ、その後入力される
前記クロック信号５に値するアドレスデータ１７が導出
されアドレスラッチ回路１８において、制御回路１３か
ら出力される前記アドレスラッチ信号１５によって記憶
されＪ’ｊＯＭ２ＯへＲＯＭアドレス信号１９として導
出される。その後、ＲＯ１１２０においてアドレス／デ
ータ変換され導出されたＲＯＭデータ２１がデータラッ
チ回路ηにおいて、前記制御回路１３から出力される前
記データラッチ信号１６により記憶され前記制御回路１
３において記憶されたデータるは、表示変換デコ、−ダ
ドライバ回路２４【よりデータ／表示変換され表示出力
端子５より導出される。
路１３へ伝達され前記クロック信号５と同期したリセッ
ト信号１４．アドレスラッチ信号１５．データラッチ信
号１６が前記制御回路１３より出力される。前記制御回
路１３から出力された前記リセット信号１４により前記
アドレスデータエ２がリセットされ、その後入力される
前記クロック信号５に値するアドレスデータ１７が導出
されアドレスラッチ回路１８において、制御回路１３か
ら出力される前記アドレスラッチ信号１５によって記憶
されＪ’ｊＯＭ２ＯへＲＯＭアドレス信号１９として導
出される。その後、ＲＯ１１２０においてアドレス／デ
ータ変換され導出されたＲＯＭデータ２１がデータラッ
チ回路ηにおいて、前記制御回路１３から出力される前
記データラッチ信号１６により記憶され前記制御回路１
３において記憶されたデータるは、表示変換デコ、−ダ
ドライバ回路２４【よりデータ／表示変換され表示出力
端子５より導出される。
次にＲＯＭデータチェック時においては、前記ｉｏＭデ
ータチェックモード端子２をローレベル（以下「Ｌ」）
にする仁とによりインバータ３１を通りクロックドイン
バータ８がアクティブ状態となりアドレスカウンタ人力
クロック４が前記クロック信号６から外部クロック信号
６に切り換えられるとともに前記クロック発生器１１に
対して、前記クロック信号５の発生を禁止するとともに
、前記制御回路１３へ、前記クロック発生器１１からＲ
ＯＭデータチェックモードである状態をステータス信号
１０により伝達される３次にリセット外部端子３から極
短かい期間入力されたシステムリセット信号９により前
記制御回路１３は、前記アドレスカウンタ１２を初期化
するとともに前記アドレスラッチ回路１８．前記データ
ラッチ回路四、をすべてアクティブ状態とし前記アドレ
スデータ１７および前記ＲＯＭデータ２１がそのまま出
力されるように設定される。その後、外部クロック端子
１から入力される前記外部り６ツク信号６により、前記
アドレスカウンタ１２が順次カウントアツプし前記ＲＯ
Ｍ２０のアドレスデータとして前記アドレスラッチ回路
１８を通り出力され、前記ＲＯＭ２０においてアドレス
／データ変換され、前記ＲＯＭデータ２１として導出さ
れる。又、導出された前記ＲＯＭデータ２１は前記デー
タラッチ回路２２を通り前記表示変換デコーダドライバ
回路脚において表示データに変換され前記表示出力端子
５より導出し、表示手段２６へ出力する。
ータチェックモード端子２をローレベル（以下「Ｌ」）
にする仁とによりインバータ３１を通りクロックドイン
バータ８がアクティブ状態となりアドレスカウンタ人力
クロック４が前記クロック信号６から外部クロック信号
６に切り換えられるとともに前記クロック発生器１１に
対して、前記クロック信号５の発生を禁止するとともに
、前記制御回路１３へ、前記クロック発生器１１からＲ
ＯＭデータチェックモードである状態をステータス信号
１０により伝達される３次にリセット外部端子３から極
短かい期間入力されたシステムリセット信号９により前
記制御回路１３は、前記アドレスカウンタ１２を初期化
するとともに前記アドレスラッチ回路１８．前記データ
ラッチ回路四、をすべてアクティブ状態とし前記アドレ
スデータ１７および前記ＲＯＭデータ２１がそのまま出
力されるように設定される。その後、外部クロック端子
１から入力される前記外部り６ツク信号６により、前記
アドレスカウンタ１２が順次カウントアツプし前記ＲＯ
Ｍ２０のアドレスデータとして前記アドレスラッチ回路
１８を通り出力され、前記ＲＯＭ２０においてアドレス
／データ変換され、前記ＲＯＭデータ２１として導出さ
れる。又、導出された前記ＲＯＭデータ２１は前記デー
タラッチ回路２２を通り前記表示変換デコーダドライバ
回路脚において表示データに変換され前記表示出力端子
５より導出し、表示手段２６へ出力する。
以上述べたように本発明によればＬＳＩに組み込まれる
ＲＯＭデータをチェックするだめの特別の外部端子を設
ける余裕のない場合においても十分チェックできる。さ
らに本発明によれば、ＬＳＩシよび他の部品実装後のモ
ジュール状態においても容易に、安価なテスターにより
十分チェック可能であり、又、オプチカルな測定により
表示認識によるチェックもできる。又、入力クロック数
との比較により異状データのアドレス状態の確認が容易
に行なえ、なおかつ表示手段の表示状態により表示変換
デコーダドライバおよびＲＯＭデータの同時チェックも
容易にできる。
ＲＯＭデータをチェックするだめの特別の外部端子を設
ける余裕のない場合においても十分チェックできる。さ
らに本発明によれば、ＬＳＩシよび他の部品実装後のモ
ジュール状態においても容易に、安価なテスターにより
十分チェック可能であり、又、オプチカルな測定により
表示認識によるチェックもできる。又、入力クロック数
との比較により異状データのアドレス状態の確認が容易
に行なえ、なおかつ表示手段の表示状態により表示変換
デコーダドライバおよびＲＯＭデータの同時チェックも
容易にできる。
応用例としては、現在急激に普及しはじめている液晶表
示体用ドライバ付ＣＰＵ、測定器などのＲＯＭデータチ
ェックに応用できる。
示体用ドライバ付ＣＰＵ、測定器などのＲＯＭデータチ
ェックに応用できる。
第１図は本発明の一実施例を示す図である。
第２図は従来例を示す図である。
図において
１・拳−外部クロック端子
２・・・ＲＯＭデータチェックモード端子８・・・リセ
ット外部端子 ４・・・アドレスカウンタ人力クロック５・・・クロッ
ク信号 ６・・命外部クロック信号 ７１・クロックドインバータ ８・・・クロックドインバータ ９＠・・システムリセット信号 １０・・・ステースス信号 １１会・φクロック発生器 １２−−・アドレスカウンタ １３・・・制御回路 １４−・・リセット信号 １５＠・−アドレスラッチ信号 １６・・・デークラッチ信号 １７・・・アドレスデータ １８・−・アドレスラッチ回路 ’１９・・・ＲＯＭアドレス信号 ２０−−−ＲＯＭ ２１・・・ＲＯＭデータ ２２・・ｅデータラッチ回路 ２３１・データ ２４・・・表示変換デコーダドライバ ５・・・表示出力端子 ２６・・・表示手段 ｎ・・・プルアップ抵抗 脂・・ｅプルアップ抵抗 ２９・・嗜プルアップ抵抗 （９）・ｅ・インバータ ３１・・・外部クロック ３２・・・アドレスカウンタ ３３・・、ＲＯＭ ３４１・ＲＯＭデータ ３５・・・表示変換デコーダドライバ ３６・・・ＲＯＭデータ出力制御回路 ３７・・拳データ出力 ３８・−ｅデータ出力タイミング信号 ３９・・・表示出力 以 上
ット外部端子 ４・・・アドレスカウンタ人力クロック５・・・クロッ
ク信号 ６・・命外部クロック信号 ７１・クロックドインバータ ８・・・クロックドインバータ ９＠・・システムリセット信号 １０・・・ステースス信号 １１会・φクロック発生器 １２−−・アドレスカウンタ １３・・・制御回路 １４−・・リセット信号 １５＠・−アドレスラッチ信号 １６・・・デークラッチ信号 １７・・・アドレスデータ １８・−・アドレスラッチ回路 ’１９・・・ＲＯＭアドレス信号 ２０−−−ＲＯＭ ２１・・・ＲＯＭデータ ２２・・ｅデータラッチ回路 ２３１・データ ２４・・・表示変換デコーダドライバ ５・・・表示出力端子 ２６・・・表示手段 ｎ・・・プルアップ抵抗 脂・・ｅプルアップ抵抗 ２９・・嗜プルアップ抵抗 （９）・ｅ・インバータ ３１・・・外部クロック ３２・・・アドレスカウンタ ３３・・、ＲＯＭ ３４１・ＲＯＭデータ ３５・・・表示変換デコーダドライバ ３６・・・ＲＯＭデータ出力制御回路 ３７・・拳データ出力 ３８・−ｅデータ出力タイミング信号 ３９・・・表示出力 以 上
Claims (1)
- 温度情報をアクセスするカウンタ回路、前記温度情報が
記憶されているＲＯＭ及び前記温度情報を外部表示体に
導出する論理回路を備えたＬＳＩに於て、上記ＬＳＩ外
部から入力された検査クロック信号によりアドレス修飾
する手段を有し、記憶データを直接あるいは間接的に上
記ＬＳＩ外部に有する表示手段に導出し視覚によるＲＯ
Ｍデータチェックを行なえるようにしたことを特徴とす
るＲＯＭデータチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170922A JPS6149253A (ja) | 1984-08-16 | 1984-08-16 | Ｒｏｍデ−タチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170922A JPS6149253A (ja) | 1984-08-16 | 1984-08-16 | Ｒｏｍデ−タチエツク方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149253A true JPS6149253A (ja) | 1986-03-11 |
Family
ID=15913838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170922A Pending JPS6149253A (ja) | 1984-08-16 | 1984-08-16 | Ｒｏｍデ−タチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289953A (ja) * | 1992-04-03 | 1993-11-05 | Nippon Steel Corp | 集積回路 |
-
1984
- 1984-08-16 JP JP59170922A patent/JPS6149253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05289953A (ja) * | 1992-04-03 | 1993-11-05 | Nippon Steel Corp | 集積回路 |
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