JPH0821240B2 - Ｒｏｍ内部情報チエツク回路 - Google Patents
Ｒｏｍ内部情報チエツク回路Info
- Publication number
- JPH0821240B2 JPH0821240B2 JP61302526A JP30252686A JPH0821240B2 JP H0821240 B2 JPH0821240 B2 JP H0821240B2 JP 61302526 A JP61302526 A JP 61302526A JP 30252686 A JP30252686 A JP 30252686A JP H0821240 B2 JPH0821240 B2 JP H0821240B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- generation circuit
- serial data
- rom
- internal information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１チップマイクロコンピュータに関し、特に
これに内蔵されたROM内部情報をチェックするために外
部に出力する回路に関する。
これに内蔵されたROM内部情報をチェックするために外
部に出力する回路に関する。
従来、この種のチェック回路には、並列出力方式（パ
ラレル出力方式）と直列出力方式（シリアル出力方式）
があった。
ラレル出力方式）と直列出力方式（シリアル出力方式）
があった。
第３図は並列出力方式のチェック回路の従来例のブロ
ック図である。
ック図である。
ROM4のアドレス入力はアドレスバス９に接続され、デ
ータ出力はバス10を介して内部バス８に接続されてい
る。出力制御回路15は出力レジスタ，出力バッファおよ
び出力タイミング制御回路によって構成され、その入力
は内部バス８に接続され、出力は外部データ出力端子Tx
D0〜TxD7に接続されている。
ータ出力はバス10を介して内部バス８に接続されてい
る。出力制御回路15は出力レジスタ，出力バッファおよ
び出力タイミング制御回路によって構成され、その入力
は内部バス８に接続され、出力は外部データ出力端子Tx
D0〜TxD7に接続されている。
ROM4の内部情報を外部に出力しチェックするには、ま
ずアドレスバス９を通してマイクロコンピュータの外部
または内部よりアドレス情報をROM4に与え、ROM4をアド
レッシングする。ROM4の１ワード分の出力情報は、バス
10を通して内部バス８にのり、出力制御回路15に入力す
る。出力制御回路15は、内部バス８より入力したデータ
を出力制御回路15内の出力レジスタに格納し、さらに出
力タイミング制御回路が生成する出力タイミングにした
がって、出力レジスタに格納されたデータを出力バッフ
ァに送り、出力バッファよりそのデータを外部データ出
力端子TxD0〜TxD7に並列に出力する。このように、ROM4
の内部情報である１ワード分のデータは外部データ出力
端子TxD0〜TxD7の出力に出力されて確認される。
ずアドレスバス９を通してマイクロコンピュータの外部
または内部よりアドレス情報をROM4に与え、ROM4をアド
レッシングする。ROM4の１ワード分の出力情報は、バス
10を通して内部バス８にのり、出力制御回路15に入力す
る。出力制御回路15は、内部バス８より入力したデータ
を出力制御回路15内の出力レジスタに格納し、さらに出
力タイミング制御回路が生成する出力タイミングにした
がって、出力レジスタに格納されたデータを出力バッフ
ァに送り、出力バッファよりそのデータを外部データ出
力端子TxD0〜TxD7に並列に出力する。このように、ROM4
の内部情報である１ワード分のデータは外部データ出力
端子TxD0〜TxD7の出力に出力されて確認される。
第４図は直列出力方式のチェック回路の従来例のブロ
ック図である。
ック図である。
アドレスバス9,ROM4および内部バス８の接続および動
作は第３図の回路と同様である。シリアルデータ生成回
路５は、ROM4から出力された内部バス８上の並列データ
を入力して、パラレル・シリアル交換をし、直列データ
にして出力する。キャラクタパリティ生成回路６はシリ
アルデータ生成回路５の出力を入力して入力シリアルデ
ータのキャラクタパリティを生成する。また、キャラク
タパリティ生成回路６は、シリアルデータ生成回路５が
ROM4の１ワード分のシリアルデータを出力している期間
はローレベルを出力し、シリアルデータ生成回路５がRO
M4の１ワード分のシリアルデータを出力した後にキャラ
クタパリティデータを出力する。オアゲート７は、シリ
アルデータ生成回路５の出力とキャラクタパリティ生成
回路６の出力を入力し、それらの論理和を外部データ出
力端子TxDに出力する。したがって、外部データ出力端
子TxDから、まずシリアルデータがROM4の１ワード分だ
け出力され、その後、キャラクタパリティデータが出力
され、これらシリアルデータおよびキャラクタパリティ
データをチェックすることにより、ROM4の内部情報が確
認される。
作は第３図の回路と同様である。シリアルデータ生成回
路５は、ROM4から出力された内部バス８上の並列データ
を入力して、パラレル・シリアル交換をし、直列データ
にして出力する。キャラクタパリティ生成回路６はシリ
アルデータ生成回路５の出力を入力して入力シリアルデ
ータのキャラクタパリティを生成する。また、キャラク
タパリティ生成回路６は、シリアルデータ生成回路５が
ROM4の１ワード分のシリアルデータを出力している期間
はローレベルを出力し、シリアルデータ生成回路５がRO
M4の１ワード分のシリアルデータを出力した後にキャラ
クタパリティデータを出力する。オアゲート７は、シリ
アルデータ生成回路５の出力とキャラクタパリティ生成
回路６の出力を入力し、それらの論理和を外部データ出
力端子TxDに出力する。したがって、外部データ出力端
子TxDから、まずシリアルデータがROM4の１ワード分だ
け出力され、その後、キャラクタパリティデータが出力
され、これらシリアルデータおよびキャラクタパリティ
データをチェックすることにより、ROM4の内部情報が確
認される。
上述した従来のROM内部情報チェック用出力回路は、
並列出力方式では、ROM4の内部情報を並列に外部データ
出力端子TxD0〜TxD7へ出力するので、外部データ出力端
子がROM4の１ワード分必要になり、したがって１ワード
分の外部データ出力端子を設けることでマイクロコンピ
ュータのチップ面積が大きくなるばかりでなく、ROM4の
内部情報の１ワード分のデータを全ビット外部へ出力す
るため、ROM4の内部情報の保護という面でも欠点があ
り、また、直列出力方式では、並列出力方式と同様に、
ROM4の内部情報の１ワード分のデータを全ビット外部へ
出力するので、ROM4の内部情報の保護という面で欠点が
ある。
並列出力方式では、ROM4の内部情報を並列に外部データ
出力端子TxD0〜TxD7へ出力するので、外部データ出力端
子がROM4の１ワード分必要になり、したがって１ワード
分の外部データ出力端子を設けることでマイクロコンピ
ュータのチップ面積が大きくなるばかりでなく、ROM4の
内部情報の１ワード分のデータを全ビット外部へ出力す
るため、ROM4の内部情報の保護という面でも欠点があ
り、また、直列出力方式では、並列出力方式と同様に、
ROM4の内部情報の１ワード分のデータを全ビット外部へ
出力するので、ROM4の内部情報の保護という面で欠点が
ある。
本発明のROM内部情報チェック回路は、 内部情報を検査しようとするROMの出力データを入力
してシリアルデータとして出力するシリアルデータ生成
回路と、 シリアルデータ生成回路の出力を入力して、入力デー
タのキャラクタパリティを生成して出力するキャラクタ
パリティ生成回路と、 ROMの内部情報を検査するときには出力信号をアクテ
ィブにする制御信号生成回路と、 シリアルデータ生成回路の出力を第１の入力とし、キ
ャラクタパリティ生成回路の出力を第２の入力とし、制
御信号発生回路の出力を制御入力として、該制御入力が
アクティブのとき第２の入力を選択して外部出力端子に
出力する選択回路を有する。
してシリアルデータとして出力するシリアルデータ生成
回路と、 シリアルデータ生成回路の出力を入力して、入力デー
タのキャラクタパリティを生成して出力するキャラクタ
パリティ生成回路と、 ROMの内部情報を検査するときには出力信号をアクテ
ィブにする制御信号生成回路と、 シリアルデータ生成回路の出力を第１の入力とし、キ
ャラクタパリティ生成回路の出力を第２の入力とし、制
御信号発生回路の出力を制御入力として、該制御入力が
アクティブのとき第２の入力を選択して外部出力端子に
出力する選択回路を有する。
このように、ROMの内部情報を検査するときにはシリ
アルデータは外部出力端子から出力されず、キャラクタ
パリティだけが出力されるので、ROMの内部情報を保護
しながら検査することができる。
アルデータは外部出力端子から出力されず、キャラクタ
パリティだけが出力されるので、ROMの内部情報を保護
しながら検査することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のROM内部情報チェック回路の一実施
例のブロック図、第２図はそのタイミングチャートであ
る。
例のブロック図、第２図はそのタイミングチャートであ
る。
本実施例のROM内部情報チェック回路は第４図の従来
例に制御信号発生回路３とアンドゲート２を付加したも
のである。
例に制御信号発生回路３とアンドゲート２を付加したも
のである。
アンドゲート２の一方の入力はシリアルデータ生成回
路５の出力に接続され、他方の入力は制御信号発生回路
３の出力12に接続されている。オアゲート７の一方の入
力はアンドゲート２の出力に、また他方の入力はキャラ
クタパリティ生成回路６の出力にそれぞれ接続されてい
る。これらアンドゲート２およびオアゲート７によって
選択回路１が構成されている。制御信号12は、通常シリ
アルデータ送信を行う場合にはハイレベルにされ、ROM4
の内部情報検査時には、シリアルデータ生成回路５がシ
リアルデータを出力している期間はローレベルにされ、
その他の期間にはハイレベルにされる。
路５の出力に接続され、他方の入力は制御信号発生回路
３の出力12に接続されている。オアゲート７の一方の入
力はアンドゲート２の出力に、また他方の入力はキャラ
クタパリティ生成回路６の出力にそれぞれ接続されてい
る。これらアンドゲート２およびオアゲート７によって
選択回路１が構成されている。制御信号12は、通常シリ
アルデータ送信を行う場合にはハイレベルにされ、ROM4
の内部情報検査時には、シリアルデータ生成回路５がシ
リアルデータを出力している期間はローレベルにされ、
その他の期間にはハイレベルにされる。
ここで、送信する１ワード（８ビット）のデータを
“96"とした。またスタートビットおよびストップビッ
トはシリアルデータの非同期式通信方式に必要なデータ
ビットで、シリアルデータ生成回路５により生成されて
いる。制御信号12は検査時にはシリアルデータ生成回路
５がシリアルデータを出力する期間ローレベルにされ
る。したがって、アンドゲート２の出力信号は、制御信
号12がローレベルの間ローレベルとなる。また、キャラ
クタパリティ生成回路６の出力信号13は、シリアルデー
タ生成回路５がシリアルデータを出力している時はロー
レベルを出力し、シリアルデータ出力後にキャラクタパ
リティを出力する。オアゲート７の出力は、２入力アン
ドゲート２の出力と、キャラクタパリティ生成回路６の
出力13の論理和であるからオアゲート７の出力に接続し
ている外部データ出力端子TxDからは、検査時にはスタ
ートビット，パリティビット，ストップビットが出力さ
れ、このパリティビットによってROM4の内部情報が確認
される。また、通常シリアルデータ送信を行なう場合
は、制御信号12をハイレベルに一定にすればよい。通常
のシリアルデータ送信時、外部データ出力端子TxDから
は、スタートビット，シリアルのデータビット（１ワー
ド），パリティビット，ストップビットが出力される。
“96"とした。またスタートビットおよびストップビッ
トはシリアルデータの非同期式通信方式に必要なデータ
ビットで、シリアルデータ生成回路５により生成されて
いる。制御信号12は検査時にはシリアルデータ生成回路
５がシリアルデータを出力する期間ローレベルにされ
る。したがって、アンドゲート２の出力信号は、制御信
号12がローレベルの間ローレベルとなる。また、キャラ
クタパリティ生成回路６の出力信号13は、シリアルデー
タ生成回路５がシリアルデータを出力している時はロー
レベルを出力し、シリアルデータ出力後にキャラクタパ
リティを出力する。オアゲート７の出力は、２入力アン
ドゲート２の出力と、キャラクタパリティ生成回路６の
出力13の論理和であるからオアゲート７の出力に接続し
ている外部データ出力端子TxDからは、検査時にはスタ
ートビット，パリティビット，ストップビットが出力さ
れ、このパリティビットによってROM4の内部情報が確認
される。また、通常シリアルデータ送信を行なう場合
は、制御信号12をハイレベルに一定にすればよい。通常
のシリアルデータ送信時、外部データ出力端子TxDから
は、スタートビット，シリアルのデータビット（１ワー
ド），パリティビット，ストップビットが出力される。
以上説明したように本発明は、従来のシリアルデータ
送信回路に２入力アンドゲートおよびROMのテスト時ア
クティブとなる制御信号を付加して、キャラクタパリテ
ィビットのみを外部へ出力して内蔵ROMの内部情報を確
認することにより、内蔵ROMの内部情報を、他人に知ら
れることなしにテストすることができ、それによって内
蔵ROMの内部情報を保護することができ、またキャラク
タパリティビットのみで内蔵ROMのテストを行なうの
で、ROMのテストが比較的簡単になる効果がある。
送信回路に２入力アンドゲートおよびROMのテスト時ア
クティブとなる制御信号を付加して、キャラクタパリテ
ィビットのみを外部へ出力して内蔵ROMの内部情報を確
認することにより、内蔵ROMの内部情報を、他人に知ら
れることなしにテストすることができ、それによって内
蔵ROMの内部情報を保護することができ、またキャラク
タパリティビットのみで内蔵ROMのテストを行なうの
で、ROMのテストが比較的簡単になる効果がある。
第１図は本発明のROM内部情報チェック回路の一実施例
のブロック図、第２図は本実施例の動作を示すタイミン
グチャート、第３図および第４図はそれぞれ並列出力方
式および直列出力方式の従来例のブロック図である。 １…選択回路、２…アンドゲート、３…制御信号発生回
路、４…ROM、５…シリアルデータ生成回路、６…キャ
ラクタパリティ生成回路、７…オアゲート、８…内部バ
ス、９…アドレスバス、10…データバス、12,13…信号
線、TxD…外部データ出力端子。
のブロック図、第２図は本実施例の動作を示すタイミン
グチャート、第３図および第４図はそれぞれ並列出力方
式および直列出力方式の従来例のブロック図である。 １…選択回路、２…アンドゲート、３…制御信号発生回
路、４…ROM、５…シリアルデータ生成回路、６…キャ
ラクタパリティ生成回路、７…オアゲート、８…内部バ
ス、９…アドレスバス、10…データバス、12,13…信号
線、TxD…外部データ出力端子。
Claims (1)
- 【請求項１】内部バスと、前記内部バスに接続したROM
と、前記内部バス上のデータを入力して所定ビット数単
位毎のシリアルデータとして出力するシリアルデータ生
成回路と、前記シリアルデータ生成回路の出力を入力
し、前記所定ビット数の入力データが入力される毎に当
該入力データに応じたキャラクタパリティを生成して出
力するキャラクタパリティ生成回路と、前記ROMの内部
情報の検査時には前記シリアルデータ生成回路がシリア
ルデータを出力している期間制御信号をアクティブに
し、通常のシリアルデータ転送時には常に前記制御信号
を非アクティブにする制御信号生成回路と、前記シリア
ルデータ生成回路の出力を第１の入力とし前記キャラク
タパリティ生成回路の出力を第２の入力とし前記制御信
号に応答して選択出力する選択回路とを有し、前記選択
回路は前記通常のシリアル転送時には前記非アクティブ
の制御信号に応答して前記シリアルデータ生成回路の出
力と前記キャラクタパリティ生成回路の出力を連続して
外部出力端子に出力し、前記ROMの内部情報の検査時に
は前記アクティブの制御信号に応答して前記シリアルデ
ータ生成回路の出力を禁止して前記キャラクタパリティ
生成回路の出力のみを前記外部出力端子に出力すること
を特徴とするROM内部情報チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302526A JPH0821240B2 (ja) | 1986-12-17 | 1986-12-17 | Ｒｏｍ内部情報チエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302526A JPH0821240B2 (ja) | 1986-12-17 | 1986-12-17 | Ｒｏｍ内部情報チエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153800A JPS63153800A (ja) | 1988-06-27 |
| JPH0821240B2 true JPH0821240B2 (ja) | 1996-03-04 |
Family
ID=17910024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302526A Expired - Lifetime JPH0821240B2 (ja) | 1986-12-17 | 1986-12-17 | Ｒｏｍ内部情報チエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821240B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426631A (en) * | 1977-07-29 | 1979-02-28 | Omron Tateisi Electronics Co | Inspection system of rom |
| JPS6086641A (ja) * | 1983-10-18 | 1985-05-16 | Nec Corp | １チツプマイクロコンピユ−タ |
-
1986
- 1986-12-17 JP JP61302526A patent/JPH0821240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153800A (ja) | 1988-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61155874A (ja) | 大規模集積回路の故障検出方法およびそのための装置 | |
| JP2813237B2 (ja) | Ｉｃ試験用クロック遅延時間の設定方法 | |
| JPH0821240B2 (ja) | Ｒｏｍ内部情報チエツク回路 | |
| JPH05100877A (ja) | パリテイ反転試験方式 | |
| JP2751857B2 (ja) | 半導体装置 | |
| US7024618B2 (en) | Transmission error checking in result forwarding | |
| JP2710777B2 (ja) | 中間制御装置のテスト回路 | |
| JP3008914B2 (ja) | 半導体集積回路 | |
| JP2567986B2 (ja) | データ処理システム | |
| JPH06104875A (ja) | シリアルポート | |
| JPS6093508A (ja) | プロセス信号の入出力方法 | |
| KR19980021249A (ko) | 병렬 인터페이스 장치 | |
| JPS60101649A (ja) | 電子計算機の診断装置 | |
| JPH05242273A (ja) | 半導体集積回路装置 | |
| JPH05282218A (ja) | データ送信方法 | |
| JPH0289300A (ja) | 半導体メモリ素子 | |
| JPH0599987A (ja) | テスト回路 | |
| JPH05241868A (ja) | メモリエラー訂正・検出回路の試験システム | |
| JPH01200845A (ja) | パリテイジエネレート／チエツク回路の診断方式 | |
| JPH0827741B2 (ja) | シングルチップ・マイクロコンピュータ | |
| JPH0535521A (ja) | 入力回路 | |
| JPH04330763A (ja) | 半導体集積回路装置 | |
| JPH0573437A (ja) | メモリパリテイ回路 | |
| JPS63232662A (ja) | インタフエ−ス試験装置 | |
| JPH04352238A (ja) | 半導体集積回路 |