JPH05100877A - パリテイ反転試験方式 - Google Patents
パリテイ反転試験方式Info
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- JPH05100877A JPH05100877A JP3257382A JP25738291A JPH05100877A JP H05100877 A JPH05100877 A JP H05100877A JP 3257382 A JP3257382 A JP 3257382A JP 25738291 A JP25738291 A JP 25738291A JP H05100877 A JPH05100877 A JP H05100877A
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Abstract
(57)【要約】
【目的】バスインタフェース回路等におけるパリティ反
転試験方式に関し、少ないデータ幅の入力で全データ幅
のパリティ試験を可能にすることを目的とする。 【構成】入力側のデータ幅が出力側より小さいインタフ
ェース部１の出力側にパリティ生成部２を有し、インタ
フェース部１の出力にパリティデータを付加して送出す
る。これに対して、パリティ反転ビット指定手段３を備
えて、パリティ生成部２で指定のビットを反転してパリ
ティデータを生成することでパリティ反転試験を行な
う。この場合に、インタフェース部１の出力側のデータ
幅の一部または全部を出力結合手段４を経てインタフェ
ース部１の出力と結合してインタフェース部１の全デー
タ幅の出力を得るか、またはインタフェース部１の入力
側のデータ幅の一部または全部を入力結合手段５を経て
インタフェース部１の入力に結合してインタフェース部
１に全データ幅の入力を与えることで構成する。
転試験方式に関し、少ないデータ幅の入力で全データ幅
のパリティ試験を可能にすることを目的とする。 【構成】入力側のデータ幅が出力側より小さいインタフ
ェース部１の出力側にパリティ生成部２を有し、インタ
フェース部１の出力にパリティデータを付加して送出す
る。これに対して、パリティ反転ビット指定手段３を備
えて、パリティ生成部２で指定のビットを反転してパリ
ティデータを生成することでパリティ反転試験を行な
う。この場合に、インタフェース部１の出力側のデータ
幅の一部または全部を出力結合手段４を経てインタフェ
ース部１の出力と結合してインタフェース部１の全デー
タ幅の出力を得るか、またはインタフェース部１の入力
側のデータ幅の一部または全部を入力結合手段５を経て
インタフェース部１の入力に結合してインタフェース部
１に全データ幅の入力を与えることで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、バスインタフェース回
路等におけるパリティ反転試験方式に関し、特に異なる
データ幅の入出力のデータ線を持つインタフェース回路
の場合に、少ないデータ幅の入力で全データ幅のパリテ
ィ試験を可能にするパリティ反転試験方式に関するもの
である。
路等におけるパリティ反転試験方式に関し、特に異なる
データ幅の入出力のデータ線を持つインタフェース回路
の場合に、少ないデータ幅の入力で全データ幅のパリテ
ィ試験を可能にするパリティ反転試験方式に関するもの
である。
【０００２】パリティ反転試験は、データバスや通信路
等において、入力データの任意のビットを反転してパリ
ティデータを生成して、受信側でエラーとして検出され
るか否かをチェックすることによって、パリティチェッ
ク機能の正常性を試験するものである。
等において、入力データの任意のビットを反転してパリ
ティデータを生成して、受信側でエラーとして検出され
るか否かをチェックすることによって、パリティチェッ
ク機能の正常性を試験するものである。
【０００３】パリティ反転試験方式は、入出力のバス幅
の異なるインタフェース回路に適用した場合にも、でき
るだけ少ないデータ幅の入力で、正しく全データ幅のパ
リティ試験を行なうことができ、試験時間が短縮される
とともに、試験チェックが簡単なものであることが要望
される。
の異なるインタフェース回路に適用した場合にも、でき
るだけ少ないデータ幅の入力で、正しく全データ幅のパ
リティ試験を行なうことができ、試験時間が短縮される
とともに、試験チェックが簡単なものであることが要望
される。
【０００４】
【従来の技術】図４は、入出力のデータ幅の異なるイン
タフェース回路を例示したものであって、３２ビットの
データ幅のデータ線と、６４ビットのデータ幅のデータ
線とを接続するインタフェース回路を例示し、１１，１
２は６４ビット幅の先入れ先出し（ＦＩＦＯ）メモリか
らなるバッファ、１３はパリティ生成回路、１４はパリ
ティチェック回路である。
タフェース回路を例示したものであって、３２ビットの
データ幅のデータ線と、６４ビットのデータ幅のデータ
線とを接続するインタフェース回路を例示し、１１，１
２は６４ビット幅の先入れ先出し（ＦＩＦＯ）メモリか
らなるバッファ、１３はパリティ生成回路、１４はパリ
ティチェック回路である。
【０００５】図４の回路においては、３２ビット幅のデ
ータ線からのデータを、バッファ１１の入力側の上位の
ビット０〜３１と、下位のビット３２〜６３とに交互に
入力し、出力側から６４ビットを並列に読み出すことに
よって、６４ビット幅のデータ線に接続する。
ータ線からのデータを、バッファ１１の入力側の上位の
ビット０〜３１と、下位のビット３２〜６３とに交互に
入力し、出力側から６４ビットを並列に読み出すことに
よって、６４ビット幅のデータ線に接続する。
【０００６】また６４ビット幅のデータ線からのデータ
を、バッファ１２の入力側の６４ビットに並列に接続
し、バッファ１２の出力側の上位のビット０〜３１と、
下位のビット３２〜６３とから交互に読み出すことによ
って、３２ビット幅のデータ線に接続する。
を、バッファ１２の入力側の６４ビットに並列に接続
し、バッファ１２の出力側の上位のビット０〜３１と、
下位のビット３２〜６３とから交互に読み出すことによ
って、３２ビット幅のデータ線に接続する。
【０００７】パリティ生成回路１３は、バッファ１１の
６４ビットの出力に対して、８ビットに１ビットの割合
でパリティデータを生成して、８ビットのパリティ線に
出力する。
６４ビットの出力に対して、８ビットに１ビットの割合
でパリティデータを生成して、８ビットのパリティ線に
出力する。
【０００８】６４ビットのデータ線の出力を、データバ
スあるいは通信線を介して受信する受信側では、パリテ
ィチェック回路１４において、受信した６４ビットのデ
ータ線のデータに対するパリティデータを送信側と同様
にして生成し、パリティ線を介して伝送された８ビット
のパリティデータと比較して、不一致のとき、データバ
スまたは通信線におけるエラーを検出した信号を発生す
る。
スあるいは通信線を介して受信する受信側では、パリテ
ィチェック回路１４において、受信した６４ビットのデ
ータ線のデータに対するパリティデータを送信側と同様
にして生成し、パリティ線を介して伝送された８ビット
のパリティデータと比較して、不一致のとき、データバ
スまたは通信線におけるエラーを検出した信号を発生す
る。
【０００９】図５は、インタフェース回路の入力側にお
けるバスシーケンスを示したものであって、図４のイン
タフェース回路における３２ビット幅側のバスシーケン
スを示し、奇数ワードアクセス、特に１ワードアクセス
の場合と、偶数ワードアクセス時、特に４ワードアクセ
スの場合とを示している。
けるバスシーケンスを示したものであって、図４のイン
タフェース回路における３２ビット幅側のバスシーケン
スを示し、奇数ワードアクセス、特に１ワードアクセス
の場合と、偶数ワードアクセス時、特に４ワードアクセ
スの場合とを示している。
【００１０】奇数ワードアクセスの場合は、バススター
ト（ＢＳ）信号の発生時、クロック信号に応じて、１ワ
ードのデータ（Ｄａｔａ１）が読み込まれ、偶数ワード
アクセスの場合は、ＢＳ信号の発生時、データブロック
の大きさを示すブロック（ＢＫ）信号に応じて、クロッ
ク信号ごとに、４ワードのデータ（Ｄａｔａ１〜Ｄａｔ
ａ４）が読み込まれることが示されている。
ト（ＢＳ）信号の発生時、クロック信号に応じて、１ワ
ードのデータ（Ｄａｔａ１）が読み込まれ、偶数ワード
アクセスの場合は、ＢＳ信号の発生時、データブロック
の大きさを示すブロック（ＢＫ）信号に応じて、クロッ
ク信号ごとに、４ワードのデータ（Ｄａｔａ１〜Ｄａｔ
ａ４）が読み込まれることが示されている。
【００１１】図６は、従来のパリティ反転試験方式を示
したものであって、図４におけると同じものを同じ番号
で示し、１５は２ビットのカウンタ（ＣＮＴ）、１６，
１７はアンドゲートである。
したものであって、図４におけると同じものを同じ番号
で示し、１５は２ビットのカウンタ（ＣＮＴ）、１６，
１７はアンドゲートである。
【００１２】カウンタ１５は、‘０’をデータ入力Ｄに
与えられ、ＢＳ信号をロード入力Ｌとして与えられるこ
とによって、クロック入力ＣＰにおけるクロック信号に
応じて、‘０’から始まって、クロック信号ごとに反転
する出力Ｑを発生する。
与えられ、ＢＳ信号をロード入力Ｌとして与えられるこ
とによって、クロック入力ＣＰにおけるクロック信号に
応じて、‘０’から始まって、クロック信号ごとに反転
する出力Ｑを発生する。
【００１３】最初、カウンタ１５からの‘０’の出力に
応じて、アンドゲート１６が開いて、データ線の３２ビ
ット幅の１ワードのデータが、バッファ１１の上位のビ
ット０〜３１に読み込まれる。次にカウンタ１５からの
‘１’の出力に応じて、アンドゲート１７が開いて、デ
ータ線の３２ビット幅の１ワードのデータが、バッファ
１１の下位のビット３２〜６３に読み込まれる。以下同
様にして、クロック信号ごとに、バッファ１１の上半分
のビットと、下半分のビットに交互にデータを読み込む
ことによって、バッファ１１からデータ線に６４ビット
幅の出力を発生する。
応じて、アンドゲート１６が開いて、データ線の３２ビ
ット幅の１ワードのデータが、バッファ１１の上位のビ
ット０〜３１に読み込まれる。次にカウンタ１５からの
‘１’の出力に応じて、アンドゲート１７が開いて、デ
ータ線の３２ビット幅の１ワードのデータが、バッファ
１１の下位のビット３２〜６３に読み込まれる。以下同
様にして、クロック信号ごとに、バッファ１１の上半分
のビットと、下半分のビットに交互にデータを読み込む
ことによって、バッファ１１からデータ線に６４ビット
幅の出力を発生する。
【００１４】パリティ生成回路１３は、バッファ１１か
らの６４ビット幅の出力データに対して、８ビットごと
に１ビットのパリティデータを生成して、８ビットのパ
リティ線に出力する。
らの６４ビット幅の出力データに対して、８ビットごと
に１ビットのパリティデータを生成して、８ビットのパ
リティ線に出力する。
【００１５】この際、パリティ生成回路１３において、
入力データに対して、外部信号によって指定されるビッ
トの符号を反転して、パリティデータを生成することに
よって、パリティ反転試験を行なうことができる。
入力データに対して、外部信号によって指定されるビッ
トの符号を反転して、パリティデータを生成することに
よって、パリティ反転試験を行なうことができる。
【００１６】図７は、パリティ生成回路を示したもので
あって、図４におけると同じものを同じ番号で示し、１
８はアンドゲートである。
あって、図４におけると同じものを同じ番号で示し、１
８はアンドゲートである。
【００１７】パリティ反転試験を行なうために、８ビッ
トの入力データ中において符号を反転すべきビットを、
パリティ反転ビット指定信号によって指定する。そし
て、パリティ反転試験時、テストモードを指定するテス
トモード指定信号を入力することによって、アンドゲー
ト１８から１ビットの出力を発生し、これによって、パ
リティ生成回路１３は、８ビットのバッファ出力データ
中における、指定ビットを反転したデータに対するパリ
ティデータを生成して、パリティ線に出力する。
トの入力データ中において符号を反転すべきビットを、
パリティ反転ビット指定信号によって指定する。そし
て、パリティ反転試験時、テストモードを指定するテス
トモード指定信号を入力することによって、アンドゲー
ト１８から１ビットの出力を発生し、これによって、パ
リティ生成回路１３は、８ビットのバッファ出力データ
中における、指定ビットを反転したデータに対するパリ
ティデータを生成して、パリティ線に出力する。
【００１８】図８は、従来方式における１ワードの格納
状態を示したものである。１９は６４ビット幅のバッフ
ァであって、その上位のビット０〜３１に、３２ビット
からなる１ワードのデータＤａｔａ１が読み込まれたこ
とが示されている。この場合、データが読み込まれなか
った下位のビット３２〜６３に対応するデータは、＊で
示すように不定になる。
状態を示したものである。１９は６４ビット幅のバッフ
ァであって、その上位のビット０〜３１に、３２ビット
からなる１ワードのデータＤａｔａ１が読み込まれたこ
とが示されている。この場合、データが読み込まれなか
った下位のビット３２〜６３に対応するデータは、＊で
示すように不定になる。
【００１９】
【発明が解決しようとする課題】従来のパリティ反転試
験方式においては、例えば３２ビット幅のデータ線と６
４ビット幅のデータ線とを接続するインタフェース回路
において、図６に示されたような構成で、６４ビット幅
側のパリティ反転試験を行なう場合、図５に示すように
１ワード（奇数ワード）のアクセスを行なった場合のデ
ータは、図８に示すようにバッファ１９内に格納され
る。
験方式においては、例えば３２ビット幅のデータ線と６
４ビット幅のデータ線とを接続するインタフェース回路
において、図６に示されたような構成で、６４ビット幅
側のパリティ反転試験を行なう場合、図５に示すように
１ワード（奇数ワード）のアクセスを行なった場合のデ
ータは、図８に示すようにバッファ１９内に格納され
る。
【００２０】この状態から６４ビット幅のデータ線にデ
ータが送出されるとき、上位のビット０〜３１には入力
されたデータが現れるが、下位のビット３２〜６３に出
力されるデータはその値が不定となる。
ータが送出されるとき、上位のビット０〜３１には入力
されたデータが現れるが、下位のビット３２〜６３に出
力されるデータはその値が不定となる。
【００２１】このため、従来のパリティ反転試験方式に
おいては、３２ビット幅のデータ線側から、２ワード
（偶数ワード）のデータを６４ビットのバッファの上位
ビットと下位ビットとに入力することが必要であるとい
う問題があった。
おいては、３２ビット幅のデータ線側から、２ワード
（偶数ワード）のデータを６４ビットのバッファの上位
ビットと下位ビットとに入力することが必要であるとい
う問題があった。
【００２２】このような問題は、３２ビット幅のデータ
線と６４ビット幅のデータ線とを接続するインタフェー
ス回路の場合に限らず、一般に、データ幅がＮ：ｎＮで
あるデータ線を接続するインタフェース回路の場合に
は、データ幅がＮビットであるデータ線側から、ｎＮビ
ットのデータを入力することが必要であった。
線と６４ビット幅のデータ線とを接続するインタフェー
ス回路の場合に限らず、一般に、データ幅がＮ：ｎＮで
あるデータ線を接続するインタフェース回路の場合に
は、データ幅がＮビットであるデータ線側から、ｎＮビ
ットのデータを入力することが必要であった。
【００２３】本発明は、このような従来技術の課題を解
決しようとするものであって、異なるデータ幅のデータ
線を接続するインタフェース回路において、データ幅の
小さいデータ線からインタフェース回路を経てデータ幅
の大きいデータ線側にデータを送る場合に、データ幅の
大きいデータ線側におけるデータが不定になることを防
止するために、データ幅の小さいデータ線から、データ
幅の大きいデータ線側のデータ幅と等しいビット数のデ
ータを入力しなくても、全ビット幅のパリティ反転試験
が可能な、パリティ反転試験方式を提供することを目的
としている。
決しようとするものであって、異なるデータ幅のデータ
線を接続するインタフェース回路において、データ幅の
小さいデータ線からインタフェース回路を経てデータ幅
の大きいデータ線側にデータを送る場合に、データ幅の
大きいデータ線側におけるデータが不定になることを防
止するために、データ幅の小さいデータ線から、データ
幅の大きいデータ線側のデータ幅と等しいビット数のデ
ータを入力しなくても、全ビット幅のパリティ反転試験
が可能な、パリティ反転試験方式を提供することを目的
としている。
【００２４】
【課題を解決するための手段】図１は、本発明の原理的
構成を示したものである。本発明は、入力側のデータ幅
が出力側のデータ幅より小さいインタフェース部１の出
力側にパリティ生成部２を有し、インタフェース部１の
出力に対して生成されたパリティデータを付加して送出
するシステムに対して、パリティ反転ビット指定手段３
を備えて、パリティ生成部２において任意のビットを指
定して反転してパリティデータを生成するパリティ反転
試験方式において、インタフェース部１の出力側に出力
結合手段４を設けて、インタフェース部１の出力側のデ
ータ幅の一部または全部を、この出力結合手段４を経て
インタフェース部１の出力と結合することによって、イ
ンタフェース部１の全データ幅の出力を得るようにした
ものである。
構成を示したものである。本発明は、入力側のデータ幅
が出力側のデータ幅より小さいインタフェース部１の出
力側にパリティ生成部２を有し、インタフェース部１の
出力に対して生成されたパリティデータを付加して送出
するシステムに対して、パリティ反転ビット指定手段３
を備えて、パリティ生成部２において任意のビットを指
定して反転してパリティデータを生成するパリティ反転
試験方式において、インタフェース部１の出力側に出力
結合手段４を設けて、インタフェース部１の出力側のデ
ータ幅の一部または全部を、この出力結合手段４を経て
インタフェース部１の出力と結合することによって、イ
ンタフェース部１の全データ幅の出力を得るようにした
ものである。
【００２５】また本発明は、前項に記載されたパリティ
反転試験方式において、インタフェース部１の入力側に
入力結合手段５を設けて、インタフェース部１の入力側
のデータ幅の一部または全部を、この入力結合手段５を
経てインタフェース部１の入力に結合することによっ
て、インタフェース部１に対して全データ幅の入力を与
えるようにしたものである。
反転試験方式において、インタフェース部１の入力側に
入力結合手段５を設けて、インタフェース部１の入力側
のデータ幅の一部または全部を、この入力結合手段５を
経てインタフェース部１の入力に結合することによっ
て、インタフェース部１に対して全データ幅の入力を与
えるようにしたものである。
【００２６】この場合、パリティ反転ビット指定手段３
が、外部端子からパリティ生成部２に対して反転すべき
ビットを指定する入力を与えるものである。
が、外部端子からパリティ生成部２に対して反転すべき
ビットを指定する入力を与えるものである。
【００２７】また、パリティ反転ビット指定手段３が、
内部にレジスタを有し、このレジスタに値をセットする
ことによって、このレジスタからパリティ生成部２に対
して反転すべきビットを指定する入力を与えるものであ
る。
内部にレジスタを有し、このレジスタに値をセットする
ことによって、このレジスタからパリティ生成部２に対
して反転すべきビットを指定する入力を与えるものであ
る。
【００２８】
【作用】インタフェース部１は、入力側のデータ幅が出
力側のデータ幅より小さいものである。このようなイン
タフェース部１の出力側にパリティ生成部２を有し、イ
ンタフェース部１の出力に対してパリティデータを生成
して、インタフェース部１の出力に付加して出力する。
力側のデータ幅より小さいものである。このようなイン
タフェース部１の出力側にパリティ生成部２を有し、イ
ンタフェース部１の出力に対してパリティデータを生成
して、インタフェース部１の出力に付加して出力する。
【００２９】これに対してパリティ反転ビット指定手段
３を備えて、パリティ生成部２において任意のビットを
指定して反転してパリティデータを生成することによっ
て、パリティ反転試験を行なうことができるようになっ
ている。
３を備えて、パリティ生成部２において任意のビットを
指定して反転してパリティデータを生成することによっ
て、パリティ反転試験を行なうことができるようになっ
ている。
【００３０】この場合に、インタフェース部１の出力側
に出力結合手段４を設けて、インタフェース部１の出力
側のデータ幅の一部または全部を、この出力結合手段４
を経てインタフェース部１の出力と結合することによっ
て、インタフェース部１の全データ幅の出力を得るよう
にする。
に出力結合手段４を設けて、インタフェース部１の出力
側のデータ幅の一部または全部を、この出力結合手段４
を経てインタフェース部１の出力と結合することによっ
て、インタフェース部１の全データ幅の出力を得るよう
にする。
【００３１】または、インタフェース部１の入力側に入
力結合手段５を設けて、インタフェース部１の入力側の
データ幅の一部または全部を、この入力結合手段５を経
てインタフェース部１の入力に結合することによって、
インタフェース部１に対して全データ幅の入力を与える
ようにする。
力結合手段５を設けて、インタフェース部１の入力側の
データ幅の一部または全部を、この入力結合手段５を経
てインタフェース部１の入力に結合することによって、
インタフェース部１に対して全データ幅の入力を与える
ようにする。
【００３２】これによって、データ幅の小さいデータ線
からインタフェース部１を経てデータ幅の大きいデータ
線側にデータを送る場合に、データ幅の小さいデータ線
から、データ幅の大きいデータ線側と同じデータ幅のデ
ータを入力しなくても、全データ幅の出力を得ることが
できる。従って、データ幅の大きいデータ線側における
データが不定になることがないので、全データ幅のパリ
ティ反転試験を正しく行なうことができる。
からインタフェース部１を経てデータ幅の大きいデータ
線側にデータを送る場合に、データ幅の小さいデータ線
から、データ幅の大きいデータ線側と同じデータ幅のデ
ータを入力しなくても、全データ幅の出力を得ることが
できる。従って、データ幅の大きいデータ線側における
データが不定になることがないので、全データ幅のパリ
ティ反転試験を正しく行なうことができる。
【００３３】この場合、外部端子からパリティ生成部２
に対して反転すべきビットを指定する入力を与えること
によって、パリティ生成部２において反転すべきビット
を指定することができる。
に対して反転すべきビットを指定する入力を与えること
によって、パリティ生成部２において反転すべきビット
を指定することができる。
【００３４】また、レジスタを設けて、このレジスタに
値をセットして、このレジスタからパリティ生成部２に
対して反転すべきビットを指定する入力を与えることに
よって、パリティ生成部２において反転すべきビットを
指定することができる。
値をセットして、このレジスタからパリティ生成部２に
対して反転すべきビットを指定する入力を与えることに
よって、パリティ生成部２において反転すべきビットを
指定することができる。
【００３５】
【実施例】図２は、本発明の一実施例の構成を示したも
のであって、図６におけると同じものを同じ番号で示
し、２１は、バッファ１１からの６４ビットの上半分の
ビットに対応するデータと、下半分のビットに対応する
データとを選択して出力するセレクタである。
のであって、図６におけると同じものを同じ番号で示
し、２１は、バッファ１１からの６４ビットの上半分の
ビットに対応するデータと、下半分のビットに対応する
データとを選択して出力するセレクタである。
【００３６】図２の回路において、アンドゲート１６，
１７は、図６について説明したように、カウンタ１５か
らの交互に‘０’，‘１’となる入力に応じて交互に開
いて、３２ビット幅のデータ線からのデータを、バッフ
ァ１１の上位のビット０〜３１と、下位のビット３２〜
６３とに交互に入力する。
１７は、図６について説明したように、カウンタ１５か
らの交互に‘０’，‘１’となる入力に応じて交互に開
いて、３２ビット幅のデータ線からのデータを、バッフ
ァ１１の上位のビット０〜３１と、下位のビット３２〜
６３とに交互に入力する。
【００３７】セレクタ２１の端子Ｓに与えられる信号
は、ノーマルモードのとき‘０’となり、テストモード
のとき、‘１’となる。これによって、パリティ反転試
験を行なうテストモード時には、セレクタ２１は入力Ｘ
1 を選択するので、バッファ１１の６４ビットの出力に
おける上位のビット０〜３１に対応するデータに対し、
セレクタ２１を経て選択した上位のビット０〜３１に対
応するデータを並列にして、６４ビットのデータとして
データ線に出力する。パリティ生成回路１３は、この６
４ビットのデータに対して、８ビットごとに指定された
１ビットのデータを反転してパリティデータを生成し、
８ビットのパリティ線に出力する。
は、ノーマルモードのとき‘０’となり、テストモード
のとき、‘１’となる。これによって、パリティ反転試
験を行なうテストモード時には、セレクタ２１は入力Ｘ
1 を選択するので、バッファ１１の６４ビットの出力に
おける上位のビット０〜３１に対応するデータに対し、
セレクタ２１を経て選択した上位のビット０〜３１に対
応するデータを並列にして、６４ビットのデータとして
データ線に出力する。パリティ生成回路１３は、この６
４ビットのデータに対して、８ビットごとに指定された
１ビットのデータを反転してパリティデータを生成し、
８ビットのパリティ線に出力する。
【００３８】一方、パリティ反転試験を行なわないノー
マルモード時には、セレクタ２１は入力Ｘ2 を選択する
ので、バッファ１１の６４ビットの出力における、上位
のビット０〜３１に対応するデータと、下位のビット３
２〜６３に対応するデータとを並列にして、６４ビット
のデータとしてデータ線に出力する。パリティ生成回路
１３は、この６４ビットのデータに対して、８ビットご
とに１ビットのパリティビットを生成して、８ビットの
パリティ線に出力する。
マルモード時には、セレクタ２１は入力Ｘ2 を選択する
ので、バッファ１１の６４ビットの出力における、上位
のビット０〜３１に対応するデータと、下位のビット３
２〜６３に対応するデータとを並列にして、６４ビット
のデータとしてデータ線に出力する。パリティ生成回路
１３は、この６４ビットのデータに対して、８ビットご
とに１ビットのパリティビットを生成して、８ビットの
パリティ線に出力する。
【００３９】このように、図２に示された実施例では、
バッファ１１に対するデータの入力方法は、図６に示さ
れた従来の場合と同様であるが、バッファ１１の出力側
にセレクタを設けて、テストモード時に、上半分のビッ
トにおける３２ビットと同じ値が下半分の３２ビットに
も出力されるようにしている。従ってバッファ１１の入
力側において、１ワードのデータを入力するだけで、６
４ビット幅のバッファ１１の全ビットの出力を得ること
ができるので、図６に示された従来方式のように、バッ
ファ１１の上半分のビットと、下半分のビットとに、２
ワードのデータを入力しなくても、６４ビットのデータ
線における全ビットのパリティ反転試験を行なうことが
でき、試験時間を短縮することができるとともに、試験
チェックが簡単になる。
バッファ１１に対するデータの入力方法は、図６に示さ
れた従来の場合と同様であるが、バッファ１１の出力側
にセレクタを設けて、テストモード時に、上半分のビッ
トにおける３２ビットと同じ値が下半分の３２ビットに
も出力されるようにしている。従ってバッファ１１の入
力側において、１ワードのデータを入力するだけで、６
４ビット幅のバッファ１１の全ビットの出力を得ること
ができるので、図６に示された従来方式のように、バッ
ファ１１の上半分のビットと、下半分のビットとに、２
ワードのデータを入力しなくても、６４ビットのデータ
線における全ビットのパリティ反転試験を行なうことが
でき、試験時間を短縮することができるとともに、試験
チェックが簡単になる。
【００４０】なお、図２の実施例において、パリティ生
成回路１３でパリティ反転試験のために符号を反転すべ
きビットの指定は、パリティ反転ビット指定用端子をこ
れらの回路を収容するＬＳＩの外部に設けて、これから
信号を入力して、パリティ生成回路１３に入力される８
ビットのデータ中における、符号を反転すべきビットを
指定するようにしてもよい。
成回路１３でパリティ反転試験のために符号を反転すべ
きビットの指定は、パリティ反転ビット指定用端子をこ
れらの回路を収容するＬＳＩの外部に設けて、これから
信号を入力して、パリティ生成回路１３に入力される８
ビットのデータ中における、符号を反転すべきビットを
指定するようにしてもよい。
【００４１】または、ＬＳＩ内にパリティ反転ビット指
定用レジスタを設けて、テストを行なう前にこれに値を
セットすることによって、パリティ生成回路１３に入力
される８ビットのデータ中における、符号を反転すべき
ビットを指定するようにしてもよい。
定用レジスタを設けて、テストを行なう前にこれに値を
セットすることによって、パリティ生成回路１３に入力
される８ビットのデータ中における、符号を反転すべき
ビットを指定するようにしてもよい。
【００４２】図３は、本発明の他の実施例の構成を示し
たものであって、図６におけると同じものを同じ番号で
示し、２２は３２ビット幅のデータ線の入力を、カウン
タ１５の出力に応じてオン，オフするアンドゲートであ
る。
たものであって、図６におけると同じものを同じ番号で
示し、２２は３２ビット幅のデータ線の入力を、カウン
タ１５の出力に応じてオン，オフするアンドゲートであ
る。
【００４３】図３の回路において、バッファ１１の下位
のビット３２〜６３には、データ線からの３２ビット幅
のデータが入力されている。一方、アンドゲート２２
は、カウンタ１４からの交互に‘０’，‘１’となる入
力に応じて、入力が‘０’のとき、データ線からの３２
ビット幅のデータを、バッファ１１の上位のビット０〜
３１に入力する。従ってこのときバッファ１１は、６４
ビットの全ビット幅の入力を与えられる。
のビット３２〜６３には、データ線からの３２ビット幅
のデータが入力されている。一方、アンドゲート２２
は、カウンタ１４からの交互に‘０’，‘１’となる入
力に応じて、入力が‘０’のとき、データ線からの３２
ビット幅のデータを、バッファ１１の上位のビット０〜
３１に入力する。従ってこのときバッファ１１は、６４
ビットの全ビット幅の入力を与えられる。
【００４４】これによって、バッファ１１は６４ビット
幅のデータをデータ線に出力する。パリティ生成回路１
３は、この６４ビット幅のデータに対して、８ビットご
とに指定された１ビットのデータを反転してパリティビ
ットを生成し、８ビットのパリティ線に出力する。
幅のデータをデータ線に出力する。パリティ生成回路１
３は、この６４ビット幅のデータに対して、８ビットご
とに指定された１ビットのデータを反転してパリティビ
ットを生成し、８ビットのパリティ線に出力する。
【００４５】このように、図３に示された実施例では、
バッファ１１に対するデータの入力前に、上半分のビッ
トと下半分のビットとに同じデータを用意して、バッフ
ァ１１に格納することによって、６４ビット幅のバッフ
ァ１１に対して全ビットの入力を与えることができるの
で、図６に示された従来方式のように、バッファ１１の
上半分のビットと、下半分のビットとに、２ワードのデ
ータを入力しなくても、６４ビット幅のデータ線におけ
る全ビットのパリティ反転試験を行なうことができ、試
験時間を短縮することができるとともに、試験チェック
が簡単になる。
バッファ１１に対するデータの入力前に、上半分のビッ
トと下半分のビットとに同じデータを用意して、バッフ
ァ１１に格納することによって、６４ビット幅のバッフ
ァ１１に対して全ビットの入力を与えることができるの
で、図６に示された従来方式のように、バッファ１１の
上半分のビットと、下半分のビットとに、２ワードのデ
ータを入力しなくても、６４ビット幅のデータ線におけ
る全ビットのパリティ反転試験を行なうことができ、試
験時間を短縮することができるとともに、試験チェック
が簡単になる。
【００４６】なお、図３の実施例において、パリティ生
成回路１３でパリティ反転試験のために符号を反転すべ
きビットの指定は、パリティ反転ビット指定用端子をこ
れらの回路を収容するＬＳＩの外部に設けて、これから
信号を入力して、パリティ生成回路１３に入力される８
ビットのデータ中における、符号を反転すべきビットを
指定するようにしてもよい。
成回路１３でパリティ反転試験のために符号を反転すべ
きビットの指定は、パリティ反転ビット指定用端子をこ
れらの回路を収容するＬＳＩの外部に設けて、これから
信号を入力して、パリティ生成回路１３に入力される８
ビットのデータ中における、符号を反転すべきビットを
指定するようにしてもよい。
【００４７】または、ＬＳＩ内にパリティ反転ビット指
定用レジスタを設けて、テストを行なう前にこれに値に
セットすることによって、パリティ生成回路１３に入力
される８ビットのデータ中における、符号を反転すべき
ビットを指定するようにしてもよい。
定用レジスタを設けて、テストを行なう前にこれに値に
セットすることによって、パリティ生成回路１３に入力
される８ビットのデータ中における、符号を反転すべき
ビットを指定するようにしてもよい。
【００４８】本発明は、３２ビット幅のデータ線と６４
ビット幅のデータ線とを接続するインタフェース回路の
ように、出力側のデータ幅の全部をバッファの出力に結
合し、または入力側のデータ幅の全部をバッファの入力
に結合する場合に限るものでなく、入力側のデータ幅が
出力側のデータ幅より小さい場合に、出力側のデータ幅
の一部をバッファの出力に結合し、または入力側のデー
タ幅の一部をバッファの入力に結合して、インタフェー
ス回路の全データ幅のパリティ反転試験を行なう場合に
も適用できることはいうまでもない。
ビット幅のデータ線とを接続するインタフェース回路の
ように、出力側のデータ幅の全部をバッファの出力に結
合し、または入力側のデータ幅の全部をバッファの入力
に結合する場合に限るものでなく、入力側のデータ幅が
出力側のデータ幅より小さい場合に、出力側のデータ幅
の一部をバッファの出力に結合し、または入力側のデー
タ幅の一部をバッファの入力に結合して、インタフェー
ス回路の全データ幅のパリティ反転試験を行なう場合に
も適用できることはいうまでもない。
【００４９】
【発明の効果】以上説明したように本発明によれば、入
出力のデータ幅の異なるインタフェース回路において、
パリティ反転試験を行なう場合に、できるだけ少ないデ
ータ幅の入力で、正しく全データ幅のパリティ反転試験
を行なうことができ、試験時間が短縮されるとともに、
試験チェックが簡単になる。
出力のデータ幅の異なるインタフェース回路において、
パリティ反転試験を行なう場合に、できるだけ少ないデ
ータ幅の入力で、正しく全データ幅のパリティ反転試験
を行なうことができ、試験時間が短縮されるとともに、
試験チェックが簡単になる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の他の実施例の構成を示す図である。
【図４】入出力のデータ幅の異なるインタフェース回路
を例示する図である。
を例示する図である。
【図５】インタフェース回路の入力側におけるバスシー
ケンスを示す図である。
ケンスを示す図である。
【図６】従来のパリティ反転試験方式を示す図である。
【図７】パリティ生成回路を示す図である。
【図８】従来方式における１ワードの格納状態を示す図
である。
である。
１ インタフェース部 ２ パリティ生成部 ３ パリティ反転ビット指定手段 ４ 出力結合手段 ５ 入力結合手段
Claims (4)
- 【請求項１】 入力側のデータ幅が出力側のデータ幅よ
り小さいインタフェース部（１）の出力側にパリティ生
成部（２）を有し、前記インタフェース部（１）の出力
に対して生成されたパリティデータを付加して送出する
システムに対して、パリティ反転ビット指定手段（３）
を備え、前記パリティ生成部（２）において任意のビッ
トを指定して反転してパリティデータを生成するパリテ
ィ反転試験方式において、 前記インタフェース部（１）の出力側に出力結合手段
（４）を設け、前記インタフェース部（１）の出力側の
データ幅の一部または全部を該出力結合手段（４）を経
て前記インタフェース部（１）の出力と結合することに
よって、前記インタフェース部（１）の全データ幅の出
力を得るようにしたことを特徴とするパリティ反転試験
方式。 - 【請求項２】 入力側のデータ幅が出力側のデータ幅よ
り小さいインタフェース部（１）の出力側にパリティ生
成部（２）を有し、前記インタフェース部（１）の出力
に対して生成されたパリティデータを付加して送出する
システムに対して、パリティ反転ビット指定手段（３）
を備え、前記パリティ生成部（２）において任意のビッ
トを指定して反転してパリティデータを生成するパリテ
ィ反転試験方式において、 前記インタフェース部（１）の入力側に入力結合手段
（５）を設け、前記インタフェース部（１）の入力側の
データ幅の一部または全部を該入力結合手段（５）を経
て前記インタフェース部（１）の入力に結合することに
よって、前記インタフェース部（１）に対して全データ
幅の入力を与えるようにしたことを特徴とするパリティ
反転試験方式。 - 【請求項３】 前記パリティ反転ビット指定手段（３）
が、外部端子から前記パリティ生成部（２）に対して反
転すべきビットを指定する入力を与えるものであること
を特徴とする請求項１または２に記載のパリティ反転試
験方式。 - 【請求項４】 前記パリティ反転ビット指定手段（３）
が、内部にレジスタを有し、該レジスタに値をセットす
ることによって該レジスタから前記パリティ生成部
（２）に対して反転すべきビットを指定する入力を与え
るものであることを特徴とする請求項１または２に記載
のパリティ反転試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25738291A JP3158215B2 (ja) | 1991-10-04 | 1991-10-04 | パリティ反転試験方式 |
| US07/955,826 US5402430A (en) | 1991-10-04 | 1992-10-02 | Parity inversion test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25738291A JP3158215B2 (ja) | 1991-10-04 | 1991-10-04 | パリティ反転試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100877A true JPH05100877A (ja) | 1993-04-23 |
| JP3158215B2 JP3158215B2 (ja) | 2001-04-23 |
Family
ID=17305615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25738291A Expired - Fee Related JP3158215B2 (ja) | 1991-10-04 | 1991-10-04 | パリティ反転試験方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5402430A (ja) |
| JP (1) | JP3158215B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233496A (ja) * | 2006-02-28 | 2007-09-13 | Hitachi Ltd | 論理回路の故障検出回路の生成方法およびその装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719889A (en) * | 1995-12-20 | 1998-02-17 | International Business Machines Corporation | Programmable parity checking and comparison circuit |
| EP1978643A4 (en) * | 2006-01-19 | 2010-06-09 | Fujitsu Ltd | GENERATING CIRCUIT FOR PARITY, COUNTER AND COUNTING METHOD |
| JP4652308B2 (ja) * | 2006-10-27 | 2011-03-16 | 富士通テン株式会社 | エラー検出システム及びエラー検出方法 |
| KR100801083B1 (ko) * | 2006-12-28 | 2008-02-05 | 삼성전자주식회사 | 싸이클릭 리던던시 체크 코드 발생회로, 반도체 메모리장치 및 이의 구동 방법 |
| US9767120B2 (en) | 2008-01-16 | 2017-09-19 | Hitachi Data Systems Engineering UK Limited | Multi-way checkpoints in a data storage system |
| US8504904B2 (en) * | 2008-01-16 | 2013-08-06 | Hitachi Data Systems Engineering UK Limited | Validating objects in a data storage system |
| JP6007425B1 (ja) * | 2015-03-28 | 2016-10-12 | 佳典 岳上 | マスク |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4914655A (en) * | 1986-06-20 | 1990-04-03 | American Telephone And Telegraph Company | Multiplexing arrangement for a digital transmission system |
-
1991
- 1991-10-04 JP JP25738291A patent/JP3158215B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-02 US US07/955,826 patent/US5402430A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233496A (ja) * | 2006-02-28 | 2007-09-13 | Hitachi Ltd | 論理回路の故障検出回路の生成方法およびその装置 |
| JP4600313B2 (ja) * | 2006-02-28 | 2010-12-15 | 株式会社日立製作所 | 論理回路の故障検出回路の生成方法およびその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5402430A (en) | 1995-03-28 |
| JP3158215B2 (ja) | 2001-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |
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