JPH04216142A - 受信データ検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は受信データ検査装置に係
り、特に受信したシリアルデータのパリティチェックを
行なう受信データ検査装置に関する。

【０００２】ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ　　Ａｓｙ
ｎｃｈｒｏｎｏｕｓ　　Ｒｅｃｅｉｖｅｒ　　Ｔｒａｎ
ｓｍｉｔｔｅｒ）と呼ばれる非同期式シリアル通信装置
は、スタートビット“０”とストップビット“１”との
間にデータビットとパリティビットのデータを詰めて送
受信を行なう。データビットとストップビットの各ビッ
ト長は通常プログラマブルであり、パリティビットはデ
ータに含まれる“１”の数を奇数個あるいは偶数個にす
るために多重されるもので、データ受信時にはデータビ
ットとパリティビットの“１”の数からデータが正常に
受信されたか否か検査される。

【０００３】かかる受信データ検査装置ではハードウェ
アの削減が必要とされる。

【０００４】

【従来の技術】図４は従来装置の一例のブロック図を示
す。同図中、論理“１”のスタートビットとデータ内容
を示すｍビットのデータビットとパリティビットと論理
“０”のストップビットとが時系列的に合成されてなる
全部でｎビットのシリアルデータＳｉがｎビットシフト
レジスタ１に入力され、ここで直並列変換された後デー
タセレクタ２に入力される。データセレクタ２はｍビッ
トのデータビットだけを選択してデータレジスタ３に印
加する。データレジスタ３から並列に取り出されたｍビ
ットのデータビットは、パリティチェッカ４に印加され
る。

【０００５】また、ｎビットシフトレジスタ１から取り
出された１ビットのパリティビットは、パリティレジス
タ５を通してパリティチェッカ４に入力される。パリテ
ィチェッカ４は上記のｍビットのデータビットと１ビッ
トのパリティビットとパリティ極性ＰＰ（偶数なら“１
”，奇数なら“０”）とからパリティ演算を行ない、受
信データが正常か否かを示す検査結果ＰＥＲＲを出力し
、ステータスレジスタ６に格納する。

【０００６】

【発明が解決しようとする課題】しかるに、上記の従来
の受信データ検査装置では、データセレクタ２，データ
レジスタ３及びパリティレジスタ５が夫々必要で、ハー
ドウェアの規模が大である。また、上記の従来装置では
パリティの判定はデータをデータレジスタ３に格納後に
行なうが、一般に中央処理装置（ＣＰＵ）等が受信デー
タを読み込むのは、パリティエラーの有無のステータス
ＰＥＲＲを確認した後であるので、受信データがデータ
レジスタ３に格納されても、ステータスＰＥＲＲの算出
及び確認が行なわれるまでは読み出すことができず、受
信データの読み出しに時間がかかる。

【０００７】そこで、受信データを早く読み出し可能状
態とすることができる受信データ検査装置として、図５
に示す如くｎビットシフトレジスタ１の並列出力ｎビッ
トの受信データをパリティチェッカ８に入力してパリテ
ィチェックを行なうことが考えられる。この受信データ
検査装置によれば、図５に示した従来装置に比べてパリ
ティエラーの有無のステータスＰＥＲＲを発生するまで
の時間を短くできるから、受信データの迅速な読み出し
ができる。

【０００８】しかし、この図５に示す受信データ検査装
置では、ビット長が可変なシリアルデータＳｉの夫々に
対応して、各ビット長毎にパリティチェックを行なうた
めの回路構成としなければならず、パリティチェッカ８
の回路が図６に示す如く複雑になる。

【０００９】図６において、７０はｍビットシフトレジ
スタ１に相当する１０ビットシフトレジスタで、Ｒ０〜
Ｒ９はシフトレジスタ９の各ビットの値を示す。また、
８１１〜８２５は夫々排他的論理和回路、８２６は４つ
のＯＲ回路と１つのＡＮＤ回路とからなる論理回路、８
２７及び８２８はインバータ、８２９〜８３２はＮＡＮ
Ｄ回路で、これらはパリティチェッカ８を構成している
。

【００１０】上記のＳはストップビット長データで、ス
トップビット長が“１”のとき２ビット、“０”のとき
１ビットであることを示す。またＣはキャラクタビット
長で、キャラクタビット（データビット）が“１”のと
き８ビット、“０”のとき７ビットであることを示す。 排他的論理和回路８２２はパリティ極性ＰＰとＲ２〜Ｒ
９とのパリティ演算、排他的論理和回路８２３は上記の
ＰＰとＲ２〜Ｒ９とのパリティ演算、排他的論理和回路
８２４は上記のＰＰとＲ２〜Ｒ８とのパリティ演算、排
他的論理和回路８２５は上記のＰＰとＲ０〜Ｒ８とのパ
リティ演算を行なう。

【００１１】一方、ＮＡＮＤ回路８２９の出力信号ａは
Ｓ＝０，Ｃ＝０のときのみ“０”とされ、排他的論理和
回路８２２の出力信号を論理回路８２６を通してパリテ
ィエラーを示すステータスＰＥＲＲとして出力させる。 同様に、Ｓ＝０，Ｃ＝１のときはＮＡＮＤ回路８３０の
出力信号ｂが“０”となり、前記回路８２３の出力信号
をステータスＰＥＲＲとして選択出力させ、Ｓ＝１，Ｃ
＝０のときはＮＡＮＤ回路８３１の出力信号ｃが“０”
となり、前記回路８２４の出力信号をステータスＰＥＲ
Ｒとして選択出力させ、Ｓ＝１，Ｃ＝１のときはＮＡＮ
Ｄ回路８３２の出力信号ｄが“０”となり、前記回路８
２５の出力信号をステータスＰＥＲＲとして選択出力さ
せる。

【００１２】なお、シフトレジスタ７０のＲ１からはＳ
＝０，Ｃ＝０のときはスタートビットが、ＳとＣのいず
れか一方が“１”のときはキャラクタビットの先頭ビッ
トが、ＳとＣの両方が“１”のときはキャラクタビット
の２番目のビットが夫々取り出されるような記憶内容の
ときに、上記のパリティ演算が行なわれる。

【００１３】このように図６の回路構成のパリティチェ
ッカ８を有する図５の従来装置は、回路規模が大である
という問題がある。

【００１４】本発明は上記の点に鑑みなされたもので、
回路規模を大きくすることなく高速にデータを読み出し
できる受信データ検査装置を提供することを目的とする
。

【００１５】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、プリセット端子付きｎビットシフト
レジスタ１０はスタートビット、データビット、パリテ
ィビット及びストップビットの順で時系列的に合成され
てなるシリアルデータであって、データビットとストッ
プビットとが可変長なシリアルデータを受信して直並列
変換を行なう。

【００１６】パリティチェッカ２０はシフトレジスタ１
０の出力データとパリティ極性ビットと入力シリアルデ
ータのビット長データとに基づいてパリティ演算を行な
い、パリティエラーの有無を示すステータスを生成する
。ステータスレジスタ３０はパリティチェッカ２０から
のステータスを保持する。

【００１７】

【作用】ｎビットシフトレジスタ１０に入力されるシリ
アルデータＳｉはビット長が可変であるが、シリアルデ
ータＳｉの先頭には値が既知のスタートビットが位置し
、データの最後には値が既知で、かつ、スタートビット
とは値が異なるストップビットが位置する点は共通であ
る。

【００１８】そこで、ｎビットシフトレジスタ１０にシ
リアルデータＳｉを入力し、ストップビットが入力され
た時点でシフト動作を停止し、その時のストップビット
以前のｎ−１ビットのシフトレジスタ記憶データを、異
なるビット長のシリアルデータ間で比較すると、最大ビ
ット長のシリアルデータ入力時にはｎ−１ビットの先頭
ビットに、スタートビット直後のデータビットの最初の
ビットが保持されるのに対し、最小ビット長のシリアル
データ入力時にはｎ−１ビットの先頭ビットに１サイク
ル目は不定であるが、２サイクル目からは前サイクルの
ストップビットが保持される。そして、中間のビット長
のシリアルデータの場合は、上記ｎ−１ビットの先頭ビ
ットにスタートビットが保持される。

【００１９】そこで、ｎビットシフトレジスタ１０をパ
リティ演算に先立ちプリセット端子ＰＲからスタートビ
ットと同じ値にプリセットすると、最小ビット長のシリ
アルデータ入力時には１サイクル目も２サイクル目以降
と同じ状態とすることができる。これにより、本発明で
はシリアルデータのビット長に関係なく、ｎビットシフ
トレジスタ１０の次段のパリティチェッカ２０の回路構
成を大部分共通にすることができる。

【００２０】また、本発明はデータレジスタが不要であ
り、入力シリアルデータに対して直ちにパリティ演算を
行なうことができる。

【００２１】

【実施例】図２は本発明の要部の一実施例の回路図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明を省略する。図２において、シフトレジスタ１
１は前記ｎビットシフトレジスタ１０に相当し、少なく
とも１０ビットの並列データ出力端子を有する。Ｒ０〜
Ｒ９は上記の１０ビットの並列データを示し、Ｒ１０は
Ｒ９の次の１ビットのデータを示す。

【００２２】ここで、上記のシリアルデータＳｉは前記
したようにストップビット長が２ビットか１ビットであ
り、キャラクタビット長（データビット長）が８ビット
か７ビットであり、スタートビット長は１ビットである
。ストップビット長はストップビット長データＳが“１
”（２ビット）か“０”（１ビット）かで判定され、キ
ャラクタビット長はキャラクタビット長データＣが“１
”（８ビット）か“０”（７ビット）かによって判定さ
れる。また、スタートビットは“０”，ストップビット
は“１”である。

【００２３】従って、シフトレジスタ１１にストップビ
ットが入力された時点におけるシフトレジスタ１１の記
憶内容と、上記各ビット長データＳ及びＣとの関係をま
とめると、図３に示す如くになる。図３において、Ｒ１
０には入力されたストップビット（値は常に“１”）が
保持されている。また、Ｄ０〜Ｄ７は、キャラクタデー
タの１ビット目データから８ビット目データであること
を示す。また、Ｓ＝０，Ｃ＝０の場合にはシフトレジス
タ１１の１ビット目Ｒ０はＸであり、これは１サイクル
目が不定であることを示す。

【００２４】しかして、本実施例ではパリティ演算に先
立ってプリセット端子ＰＲにプリセット信号を供給し、
シフトレジスタ１１の全ビットＲ０〜Ｒ１０が“１”に
プリセットされるため、Ｓ＝０，Ｃ＝０の場合、１サイ
クル目でもシフトレジスタ１１の１ビット目Ｒ０は“１
”であり、これは２サイクル目以降、１ビット目Ｒ０に
保持される前サイクルのストップビットと同一の値“１
”である。

【００２５】そこで、Ｒ０を“１”に固定し、Ｒ９〜Ｒ
０及びパリティ極性ビットＰＰ（“１”の数が偶数個の
とき“１”，奇数個のとき“０”）の全ビットのパリテ
ィチェックのための演算を次式で行なうことができる。

【００２６】

【数１】

【００２７】ただし、（１）　式及び後述の（２）　〜
（４）　式の丸に十字の印は２を法とする加算（モジュ
ロ２の加算）を示し、Ｐはパリティビットを示し、また
〜は否定を示す。

【００２８】同様にＳ＝０，Ｃ＝１のとき、Ｒ９〜Ｒ０
及びＰＰの全ビットのパリティ演算結果は（２）　式で
得られる。

【００２９】

【数２】

【００３０】 Ｓ＝１，Ｃ＝０のときのパリティ演算結果は（３）　式
で得られる。

【００３１】

【数３】

【００３２】 Ｓ＝１，Ｃ＝１のときのパリティ演算結果は（４）　式
で得られる。

【００３３】

【数４】

【００３４】（１）　式〜（４）　式を比較すると、（
１）　式及び（３）　式は同じ式でパリティ演算結果Ａ
１及びＡ３が得られ、（４）式もデータの数が一つ異な
るだけで基本的には（１）　式及び（３）　式と同じで
ある。これに対して、（２）　式は（１）　，（３）　
及び（４）　式と同様の式であるが、論理が反転したパ
リティ演算結果Ａ２を示している。

【００３５】そこで、演算回路４０は図２に示す如く、
１０個の２入力排他的論理和回路４０１〜４１０により
、排他的論理和回路４１０から、

【００３６】

【数５】

【００３７】で表わされる演算結果を得、その演算結果
をセレクタ５０で反転又は非反転した値を選択すればよ
い。

【００３８】セレクタ５０はストップビット長データＳ
を反転するインバータ５０１と、インバータ５０１の出
力とキャラクタビット長データＣとが入力されるＮＡＮ
Ｄ回路５０２と、ＮＡＮＤ回路５０２の出力信号を反転
するインバータ５０と、インバータ及びそのインバータ
の出力をゲート出力するトランスミッションゲートとよ
りなるゲート回路５０４と、トランスミッションゲート
５０５と、ゲート回路５０４及びトランスミッションゲ
ート５０５の出力側に共通接続されたアンプ５０６とよ
りなる。

【００３９】ゲート回路５０４及びトランスミッション
ゲート５０５はＮＡＮＤ回路５０２及びインバータ５０
３からの信号により、いずれか一方がゲート「開」，他
方がゲート「閉」とされる。

【００４０】これにより、Ｓ＝０，Ｃ＝０，Ｓ＝１，Ｃ
＝０，又はＳ＝１，Ｃ＝１のときは、ＮＡＮＤ回路５０
２の出力信号が“１”，インバータ５０３の出力信号が
“０”となり、ゲート回路５０４がゲート「閉」，トラ
ンスミッションゲート５０５がゲート「開」となるため
、排他的論理和回路４１０の出力演算結果はトランスミ
ッションゲート５０５及びアンプ５０６を通して前記ス
テータスＰＥＲＲとして出力される。このときのステー
タスＰＥＲＲは前記（１）　式、（３）　式又は（４）
　式で表わされるパリティ演算結果であり、Ｒ２（Ｄ０
）〜Ｒ９（Ｐ）の８ビット中の“１”の奇偶とＰＰが示
す奇偶（偶数個のとき“１”，奇数個のとき“０”）と
が一致する正常受信時は“０”となり、不一致のときは
“１”となる。

【００４１】一方、Ｓ＝０，Ｃ＝１のときはＮＡＮＤ回
路５０２の出力信号が“０”，インバータ５０３の出力
信号が“１”となるから、ゲート回路５０４がゲート「
開」，トランスミッションゲート５０５がゲート「閉」
状態とされる。これにより、排他的論理和回路４１０の
出力演算結果はゲート回路５０４により反転及びゲート
出力され、更にアンプ５０６を通された後前記ステータ
スＰＥＲＲとして出力される。従ってＳ＝０，Ｃ＝１の
ときは前記（２）　式で表わされるパリティ演算結果が
ステータスＰＥＲＲとして出力され、Ｒ０〜Ｒ９の奇偶
とＰＰの奇偶とが一致する正常受信時は“０”となり、
不一致のときは“１”となる。

【００４２】このように、本実施例によれば、シフトレ
ジスタ１１を最初のパリティ演算に先立ってプリセット
することで、ストップビット長１ビット、キャラクタビ
ット長７ビットの最小ビット長（Ｓ＝０，Ｃ＝０のとき
）のシリアルデータの最初のパリティ演算（１サイクル
目）においても２サイクル目以降と同一状態でパリティ
演算ができ、更に他の■Ｓ＝０，Ｃ＝１，■Ｓ＝１，Ｃ
＝０，■Ｓ＝１，Ｃ＝１の各場合においても極性が異な
るだけで基本的には同じパリティ演算でステータスＰＥ
ＲＲを得ることができるから、Ｓ＝０，Ｃ＝０のときと
演算回路４０を共有でき、よって、図６に示したパリテ
ィチェッカ８や図５の従来装置に比べてハードウェアを
削減することができる。

【００４３】

【発明の効果】上述の如く、本発明によれば、各種のビ
ット長の入力シリアルデータに対してパリティ演算回路
を共通に使用することができるため、ビット長に夫々適
応するようにパリティ演算回路を構成した従来装置やデ
ータレジスタ及びパリティレジスタを有する従来装置に
比較して回路規模を縮小することができ、またデータレ
ジスタを用いることなく入力シリアルデータに対して直
ちにパリティ演算を行なうことができるため、受信デー
タの迅速な検査ができる等の特長を有するものである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の要部の一実施例の回路図である。

【図３】図２におけるシフトレジスタの記憶内容を各種
シリアルビット長毎に説明する図である。

【図４】従来装置の一例のブロック図である。

【図５】従来装置の他の例のブロック図である。

【図６】図５の従来装置の要部の一例の回路図である。

【符号の説明】

１０　　ｎビットシフトレジスタ １１　　シフトレジスタ ２０　　パリティチェッカ ３０　　ステータスレジスタ ４０　　演算回路 ５０　　セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　スタートビット、データビット、パリ
   ティビット、及びストップビットの順で時系列的に合成
   されてなるシリアルデータであって、データビットとス
   トップビットが可変長なシリアルデータを受信して直並
   列変換を行なうプリセット端子付きｎビットシフトレジ
   スタ（１０）と、該シフトレジスタタ（１０）の出力デ
   ータとパリティ極性ビットと入力シリアルデータのビッ
   ト長データとに基づいてパリティ演算を行ない、パリテ
   ィエラーの有無を示すステータスを生成するパリティチ
   ェッカ（２０）と、該パリティチェッカ（２０）の出力
   ステータスを保持するステータスレジスタ（３０）とを
   有し、該シフトレジスタ（１０）をパリティ演算に先立
   ち全ビットを所定論理値にプリセットすることを特徴と
   する受信データ検査装置。
2. 【請求項２】　　前記パリティチェッカ（２０）は、前
   記シフトレジスタ（１０）に前記ストップビットが入力
   された時点における該シフトレジスタ（１０）の並列出
   力データと、前記パリティ極性ビットとから２を法とす
   る加算を行なって演算結果を得る演算回路（４０）と、
   前記ビット長データに基づいて該演算回路（４０）の出
   力演算結果を反転又は非反転して出力するセレクタ（５
   ０）とよりなることを特徴とする請求項１記載の受信デ
   ータ検査装置。
3. 【請求項３】　　前記セレクタ（５０）は、前記演算回
   路（４０）の出力演算結果を反転するインバータ（５０
   ４）と、該インバータ（５０４）の出力を該演算結果の
   一方を前記ビット長データに基づいて選択するゲート回
   路（５０４，５０５）とよりなることを特徴とする請求
   項２記載の受信データ検査装置。