KR930007366Y1

KR930007366Y1 - 테스크 모드의 에러검출회로

Info

Publication number: KR930007366Y1
Application number: KR2019910010180U
Authority: KR
Inventors: 이석우; 전영현
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-07-04
Filing date: 1991-07-04
Publication date: 1993-10-25

Abstract

내용 없음.

Description

테스크 모드의 에러검출회로

제 1 도는 종래의 테스트 모드 에러검출회로도.

제 2 도는 본 고안에 따른 테스트 모드의 에러검출회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 2ⁿ병렬카운터 2 : 에러검출출력부

3 : 병렬-직렬 변환레지스터 4 : 에러버트카운트값 스위칭부

NOR11 : 노아게이트 I11~I13 : 인버터게이트

T11,R12 : 전송게이트

본 고안은 디램 테스트 모드의 검출회로로 특히, 정확한 오류 검출과 오류비트수의 카운팅이 가능하도록하여 양산용 칩 테스트에 적당하도록한 테스트 모드의 에러검출회로에 관한 것이다.

제 1 도는 종래 디렘 테스트 모드의 에러검출회로도로서, 이에 도시된 바와같이 디램의 데이타 버스 센스앰프의 출력(D1~Dn)을 낸드게이트(NA1)에 입력됨과, 아울러 노아게이트(NOR1)입력되고, 상기 낸드 게이트(NA1)의 출력이 인버터케이트(I1)를 통한후 상기 노아게이트(NOR1)의 출력과 각각 노아게이트(NOR2)의 입력으로 인가되어 그 노아게이트(NOR2)의 출력이 에러검출출력(Sout)이 되도록 구성된다.

이와같이 구성된 종래 디램 테스트 모드의 에러검출회로의 동작을 설명하면, 데이타 버스 센스앰프의 출력들(D1~Dn)은 모두 같은 값을 갖는 경우 정상적인 디램이고, 하나라도 다른값이 있으면 에러인데, 이를 검출하기 위해 낸드게이트(NA1)와 노아게이트(NOR1)에서 각각 조합하게 된다.

낸드게이트(NA1)는 입력이 모두 고전위("1")인 경우에만 저전위("0")출력을 하고 하나라도 저전위("0")입력이면 고전위("1")출력을 하므로, 센스앰프의 데이타 출력들(D1~Dn)이 모두 고전위("1")일때 정상인지 아닌지를 판별하여, 노아게이트(NOR1)는 입력이 모두 저전위("0")인 경우에만 고전위("1")출력을 하고 하나라도 고전위("1")입력이면 저전위("1")출력을 하므로, 센스앰프의 데이타 출력들(D1~Dn)이 모두 저전위("0")일때 정상인지 아닌지를 판별하게 된다.

즉, 센스앰프의 출력들(D1-Dn)이 모두 저전위("1")신호인 경우에는 낸드게이트(NA1)의 출력이 저전위신호로 인버터게이트(I1)를 통해 고전위신호로 반전되어 노아게이트(NOR2)에 입력되므로, 그 노아게이트(NOR2)는 타측입력에 관계없이 저전위 출력(Sout)으로 정상적임을 나타낸다.

이때, 에러가 발생하여 센스앰프의 출력들(D1-Dn)중에 하나라도 저전위("0")신호가 있게되면, 낸드게이트(NA1)는 고전위신호를 출력하여 인버터게이트(I1)를 통해 저전위신호로 노아게이트(NOR2)의 일측입력여 되며, 노아게이트(NOR1)는 적어도 하나이상이 고정위 입력이므로, 저전위출력을 하게되어 노아게이트(NOR2)는 두입력이므로, 저전위출력을 하게 되어 노아게이트(NOR2)는 두입력이 모두 저전위 신호로서 고전위출력(Sout)으로 에러임을 나타낸다.

또한, 센스앰프의 출력들(D1-Dn)이 모두 저전위신호인 경우에는 노아게이트(NOR1)는 고전위출력을 하여 노아게이트(NOR2)가 타측입력에 무관하게 저전위출력(Sout)으로 정상임을 나타낸다.

만약, 에러가 발생하여 하나라도 고전위신호가 있게되면 노아게이트(NOR1)는 저전위신호를 출력하게되고, 낸드게이트(NA1)는 고전위신호를 출력하여 인버터게이트(I1)를 통해 저전위신호로 반전되므로, 노아게이트(NOR1)는 두입력 모두 저전위신호로서 고전위출력(Sout)으로 에러임을 나타낸다.

그러나, 이와같은 종래 에러검출회로는 데이타 버스 센서앰프 출력들(D1-Dn)이 모두같은 값을 가질때 정상임을 나타내고 하나라도 다른값을 갖게되면 에러임을 나타내는 출력을 하게되는데, 에러비트수의 유무만을 알수있을뿐 몇비트의 에러가 발생했는지를 알수가 없게되어 칩이 수리가능(Reparable)한지 알수없다.

본 고안은 이와같은 문제점을 감안하여 에러검출을 함과 아울러 에러 비트수를 카운트할수 있게한 테스트 모드의 에러검출회로를 안출한 것으로, 이를 첨부한 도면을 참조해 설명하면 다음과 같다.

제 2 도는 본 고안에 따른 테스트 모드의 에러검출회로도로서, 에러검출회로도로서, 이에 도시한 바와 같이 데이타 버스의 센스앰프 출력데이타(D1-Dn)를 n비트데이타로 병렬 카운트하는 2ⁿ병렬카운트(1)와 그 2ⁿ병렬카운터(1)의 n비트 출력을 노아게이트(NOR1)를 통해 노아링하여 인버터 게이트(Ⅱ1)를 통해 에러검출 출력(Sout)을 하는 에러검출출력부(2)와, 상기 2ⁿ병렬카운터(1)의 n비트출력을 병렬로 입력받아 상기 에러검출력부(2)의 에러검출출력(Sout)에 의해 인에이블 제어되어 직렬데이타로 출력하는 병렬-직렬로 변환레지스터(3)와, 그 병렬-직렬 변환레지스터(3)의 출력을 체크데이타("1" 또는 "0")에 따라 반전 또는 비반전스위칭하여 에러카운트값으로 전송하는 에러카운터값 스위칭부(4)로 구성된다.

여기서, 에러카운트값 스위칭부(4)는 체크데이타("1"또는 "0")를 제1전송게이트(T11)의 반전제어단자 (C1) 및 제2전송게이트(T12)의 비반전 제어단자(C2)에 인가하고, 그 체크데이타("1" 또는 "0")를 인버터게이트(I13)를 통해서는 상기 제1전송게이트(T11)의 비반전제어단자(C1) 및 제2전송게이트(T12)의 반전제어단자(C2)에 인가하며, 병렬-직렬 변환레지스터(3)의 출력을 직접 상기 제1전송게이트(T11)를 통해서 에러카운트 값으로 출력함과 아울러 인버터게이트(I12)를 통해서는 상기 제2전송 게이트(T12)를 통해서 에러카운트값으로 출력하도록 구성된다.

이와같이 구성한 본 고안의 작용 및 효과를 설명하면 다음과 같다.

2ⁿ병렬카운터(1)가 디램에 체크데이타를 쓴후 읽어들이는 데이타(D1-Dm)를 카운트하여 모두같은 값인 경우 캐리(C)를 제외한 n개의 값은 모두 "0"가 된다.

즉, 2ⁿ=m으로서 2ⁿ병렬카운터(1)는 D1~Dm의 데이타중 "1"의 갯수를 카운트하여 n비트출력을 하게되므로, D1~Dm의 데이타가 모두 "1"인 경우는 카운트 끝날때 n비트 출력이 모두 "0"가 되면서 오버플로우로 캐리(C)출력이 발생된다.

또, D1-Dm의 데이타가 모두 "0"인 경우는 2ⁿ병렬카운터(1)는 "1"을 카운트하기 때문에 n비트출력은 모두 "0"출력이 된다.

따라서, 정상적인 경우 2ⁿ병렬카운터(1)의 출력 n비트가 모두 "0"이므로 노아게이트(NOR11)의 출력이 고전위신호가 되고, 인버터게이트(I11)를 통해서 저전위신호로 에러검출출력(Sout)이 되어 정상적임을 나타내며, 이 에러검출출력(Sout)이 되어 정상적임을 나타내며, 이 에러검출출력(Sout)이 저전위인 정상적인 경우에는 병렬-직렬 변환레지스터(3)는 디스에이블 상태로서 동작되지 않는다.

이에따라 에러카운터값 스위칭부(4)는 입력이 없게되어 에러카운트 값(Count)을 출력하지 않게 된다.

한편, 에러가 발생되면, 2ⁿ병렬카운터(1)는 입력값이 모두 같은값이 아니므로, n비트출력이 모두 "0"가 되지 못하고, 이에따라 노아게이트(NOR11)의 출력이 저전위신호가 출력되어 인버터게이트(I11)를 통해 고전위신호로 에러검출출력(Sout)을 하여 에러임을 나타낸다.

이때, 고전위신호의 에러검출출력(Sout)에 의해 2ⁿ(1)의 출력이 병렬-직렬 변환레지스터(3)에 병렬로 입력되어 클럭(CLOCK)에 동기하여 직렬데이타로 출력된다.

예를들어, 디램의 데이타가 8비트데이타(D1-Dm)라고 하면, 2ⁿ병렬카운터(1)의 출력은 n=3 비트출력이 되는데 체크데이타가 "1"인 경우에 정상적일때는 모두 "1"이 되어 2ⁿ병렬카운터(1)는 "1000"의 카운트 값이 되어 3비트 출력 "000"만을 출력한다.

이때, 2비트의 에러가 발생하면 2ⁿ병렬카운터(1)의 카운트값은 "0110"가 되어 3비트출력 "110"가 병렬-직렬 변환레지스터(3)에 의해 직렬데이타로 출력되고, 이는 에러카운트값 스위칭부(4)에서 체크데이타가 "1"이므로 제2전송게이트(T12)가 턴온되어 상기 반전되어 "001"의 값으로 제2전송게이트(T12)를 통해 출력되는데, 이때에는, "1"을 더하여 "011+1=101"의 카운트값으로 엔코딩에 의해 에러비트가 2개임을 카운트할수 있게된다.

또한, 체크데이타가 "0"인 경우 2비트에러가 발생되었다면, 상기 2ⁿ병렬카운터(1)에서는 "010"을 출력하고 이는 병렬-직렬 변환레지스터(3)를 통해 직렬데이타로 출력되고, 이때 체크데이타가 "0"이므로 제1전송게이트(T11)가 턴온되어 병렬-직렬 변환레지스터(3)의 출력 "010"은 직접 에러카운트값으로 출력된다.

체크데이타가 "0"인 경우에는 "1"을 더하지 않고 직접엔코딩하여 에러비트수를 계산한다.

여기서, 제2전송게이트(T12)와 인버터게이트(I12)사이에 가산기를 두고, 그 가산기에 바이너리데이타 "1"을 입력시켜 인버터게이트(I12)의 출력데이타에 "1"이 가산되게한후 제2전송게이트(T12)를 통해 에러비트운트값으로 출력되게 함으로써, 체크데이타가 "1"인 경우에는 에러비트카운트값을 엔코딩하여 에러비트를 카운트하는 메인에서 "1"을 더하지 않아도되므로, 체크데이타가 "1"일때를 판별하여 에러비트 카운트값에 "1"을 더해야하는 메인측의 부담을 덜게할 수가 있다.

이상에서 설명한 바와같이 본 고안은 디램의 테스트 모드 동작에서 에러비트 체크를 하며, 에러 비트수를 카운트하여 수리 가능한가를 미리 판정하여 테스트 시간을 줄일수 있으며 웨이퍼 상태의 칩에서도 사용가능한 효과가 있다.

Claims

체크데이타를 쓴후 읽어들인 데이타(D1~Dm)를 입력받아 "1"수를 n비트( (2ⁿ=m)카운트하는 2ⁿ병렬카운터(1)와, 그 2ⁿ병렬카운터(1)의 n비트 출력을 노아링후 반전시켜 에러검출출력(Sout)을 하는 에러검출출력부(2)와, 상기 에러검출출력 (Sout)에 의해 인에이블 제어되어 에러검출시 상기 2ⁿ병렬카운터(1)의 n비트 병렬데이타를 직렬데이타로 변환시켜 출력하는 병렬-직렬 변환레지스터(3)와, 그 병렬-직렬 변환레지스터(3)의 출력을 체크데이타에 따라 반전 또는 비반전스위칭시켜 에러비트 카운트값으로 출력하는 에러비트카운트값 스위치부(4)로 구성한 것을 특징으로 하는 테스트 모드의 에러검출회로.
제 1 항에 있어서, 에러비트카운트값 스위칭부(4)는 체크데이타에 따른 제어신호를 직접 및 인버터게이트(I13)를 통하여, 제1, 제2전송게이트(T11),(T12)의 반전, 비반전제어단자(C1,C1), (C2,C2)에 각각 인가시키고, 병렬-직렬 변환레지스터(3)의 출력을 직접 및 인버터게이트(I12)를 통해서 상기 제1, 제2전송게이트(T11),(T12)를 각각 통해 에러비트카운트 값으로 출력하도록 구성한 것을 특징으로 하는 테스트 모드의 에러검출회로.