KR100215860B1 - 반도체 메모리 테스트회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 테스트회로에 관한 것으로, 특히 메모리의 에러를 검출하는 테스트 디코딩회로에 관한 것이다.
이를 위한 본 발명에 따른 반도체 메모리 테스트회로는 제 1 인버터들을 통해 입력되는 각각의 데이타신호들과 그에 상응하는 검사신호들을 하나씩 입력받아 제 1 익스크루시브-오아연산을 하는 복수개의 제 1 익스크루시브-오아게이트들과, 복수개의 제 1 익스크루시부-오아게이트들에서 각각 출력되는 신호들을 입력받아 낸드연산하는 제 1 낸드게이트와, 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 각기 상응하는 제 2 인버터들을 통해 입력받아 낸드연산하는 제 2 낸드게이트와, 제 1, 제 2 낸드게이트에서 출력되는 신호들을 입력받아 앤드연산하여 단일에러를 검출하는 제 1 앤드게이트와, 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 입력받아 제 2 익스크루시브-오아연산을 제 2 익스크루시브-오아게이트와, 제 2 익스크루시브-오아게이트에서 연산된 신호를 제 3 인버터를 통해 입력받고 상기 제 1 앤드게이트의 신호를 입력받아 앤드연산하여 이중에러를 검출하는 제 2 앤드게이트로 이루어진다.
따라서, 본 발명은 다음과 같은 효과가 있다.
반도체 메모리에 입출력되는 데이타를 비교, 검사할 때에 1개의 데이타비트와 1개의 검사비트를 연산하여 에러를 검출하므로 시스템의 속도를 2배이상 빠르게 개선할 수 있다.
Description
제 1 도는 종래에 따른 메모리 테스트 디코딩회로를 보여주는 논리회로도
제 2 도는 본 발명에 따른 메모리 테스트 디코딩회로를 보여주는 논리구성도
도면의 주요부분에 대한 부호의 설명
10 : 인버터 11 : 익스크루시브-오아게이트
12 : 낸드게이트 13 : 앤드게이트
[발명의 상세한 설명]
본 발명은 반도체 메모리 테스트회로에 관한 것으로, 특히 메모리의 에러를 검출하는 테스트 디코딩회로에 관한 것이다.
일반적으로 반도체 메모리를 테스트하는 방법으로는 ECC(Error Correcting Detecting Code)방법등이 있다.
ECC방법이란 반도체 메모리의 소프트 에러(soft error)를 검출하여 수정하는 방법으로서 디지탈통신시스템, 컴퓨터시스템, 램(RAM)등에 널리 적용되고 있다.
ECC방법은 메모리등에서 보내고자하는 데이타를 부호화(encoding)하여 램으로 송신하는송신단과 메모리등에서 송신된 데이타를 복호화(decoding)하여 에러를 검출하고 에러가 있으면 에러정정여부를 판별하여 수신된 데이타를 정정하는 수신단으로 구성된다.
이하 첨부된 도면을 참조하여 종래의 반도체 메모리 테스트회로를 설명하면 다음과 같다.
제 1 도는 종래에 따른 메모리 테스트 디코딩회로를 보여주는 논리회로도이다.
제 1 도에 도시된 바와 같이 메모리 테스트 디코딩회로는 익스크루시브-오아(exclusive-OR)게이트(1)들과, 인버터(2)들과, 낸드게이트(3)와, 앤드게이트(4)로 구성 된다.
상기와 같이 구성된 메모리 테스트 디코딩회로의 동작을 설명하면 다음과 같다.
먼저, 데이타라인에서 V0, V1, V2, V3인 4비트의 데이타신호와 C0, Cl, C2, C3인 4비트의 검사신호가 익스크루시브-오아게이트(1)에 입력된다.
이때,4비트의 데이타신호와 검사신호중에서 Vo, Vl, V2와 Co는 제 1 익스크루시브-오아게이트(1a)에 입력되고 Vo, Vl, V3와 C1는 제 2 익스크루시브-오아게이트(lb)에 입력된다.
그리고 V0, V2, V3와 C2는 제 3 익스크루시브-오아게이트(1C)에 입력되고 Vl, V2, V3와C3는 제 4 익스크루시브-오아게이트(1d)에 입력된다.
제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(1a,1b,1c,1d)들로부터 연산된 신호들은 각기 상응하는 제 1, 제 2, 제 3, 제 4 인버터(2a,2b,2c,2d)들을 통해 낸드게이트(3)로 입력된다.
낸드게이트(3)에 입력된 신호들은 낸드연산되어 정확한 데이타신호이면 0 으로 출력되고 에러가 발생된 데이타신호이면 1 로서 출력되어 데이타신호에 단일오류가 발생했음을 나타낸다.
또한, 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(1a,1b,1c,1d)들로부터 연산된 신호들이 제 5 익스크루시브-오아게이트(1e)에 입력된다.
제 5 익스크루시브-오아게이트(le)에서 연산된 신호는 제 5 인버터(2e)를 통해 앤드게이트(4)에 입력된다.
앤드게이트(4)에서는 제 5 익스크루시브-오아게이트(1e)에서 연산된 신호와 낸드게이트(3)에서 연산된 신호를 앤드연산하여 정확한 데이타신호이면 0 으로 출력되고 에러가 발생된 데이타신호이면 1 로서 출력되어 데이타신호에 이중오류가 발생했음을 나타낸다. 그러나 이와같이 종래에 따른 반도체 메모리 테스트회로에 있어서는 다음과 같은 문제점이 있었다.
반도체 메모리에 입출력되는 데이타를 비교,검사할 때에 3개의 데이타비트와 1개의 검사비트를 연산하여 에러를 검출하므로 시스템의 속도를 저하시킨다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로 에러검출속도를 향상시켜 시스템의 속도를 개선시키는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 테스트회로는 제 1 인버터들을 통해 입력되는 각각의 데이타신호들과 그에 상응하는 검사신호들을 하나씩 입력받아 제 1 익스크루시브-오아연산을 하는 복수개의 제 1 익스크루시브-오아게이트들과, 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 입력받아 낸드연산하는 제 1 낸드게이트와, 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 각기 상웅하는 제 2 인버터들을 통해 입력받아 낸드연산하는 제 2 낸드게이트와, 제 1, 제 2 낸드게이트에서 출력되는 신호들을 입력받아 앤드연산하여 단일 에러를 검출하는 제 1 앤드게이트와, 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 입력받아 제 2 익스크루시브-오아연산을 하는 제 2 익스크루시브-오아게이트와, 제 2 익스크루시브-오아게이트에서 연산된 신호를 제 3 인버터를 통해 입력받고 상기 제 1 앤드게이트의 신호를 입력받아 앤드연산하여 이중에러를 검출하는 제 2 앤드게이트로 이루어진다.
상기와 같은 본 발명에 따른 반도체 메모리 테스트회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 2 도는 본 발명에 따른 메모리 테스트 디코딩회로를 보여주는 논리구성도이다.
제 2 도에 도시된 바와 같이 메모리 테스트 디코딩회로는 복수개의 인버터(10)들과, 익스크루시브-오아(exclusive-OR)게이트(11)들과, 낸드게이트(12)들과, 앤드게이트(13)들로 구성된다.
상기와 같이 구성된 메모리 테스트 디코딩회로의 동작을 설명하면 다음과 같다.
먼저, 데이타라인들에서 각 라인에 상응하는 복수개의 제 1, 제 2, 제 3, 제 4 인버터(10a,10b,10c,10d)들을 통한 Vo, V1, V2, V3인 4비트의 데이타신호와 Co, Cl, C2, C3인 4비트의 검사신호가 익스크루시브-오아게이트(11)에 입력된다.
이때, 4비트의 데이타신호와 검사신호중에,서 마지막 비트의 데이타신호인 V3와 첫번째 비트의 검사신호인 Co는 제 1 익스크루시브-오아게이트(11a)에 입력되고 세번째 비트의 데이타신호 V2와 두번께 비트의 검사신호 Cl는 제 2 익스크루시브-오아게이트(11b)에 입력된다.
그리고 두번째 비트의 데이타신호 V1와 세번째 비트의 검사신호 C2는 제 3 익스크루시브-오아게이트(11c)에 입력되고 첫번째 비트의 데이타신호 Vo와 마지막 비트의 검사신호 C3는 제 4 익스크루시브-오아게이트(11d)에 입력된다.
제 1, 제 2, 제 3, 제 4 익스크루서브-오아게이트(11a,11b,11c,1ld)들로부터 연산된 신호들은 각기 상응하는 제 5, 제 6, 제 7, 제 8 인버터(10e,10f,10g,10h)들을 통해 제 1 낸드케이트(12a)로 입력된다.
또한, 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(11a,11b,11c,11d)들로부터 연산된 신호들은 제 2 낸드게이트(12b)에 입력된다.
제 1, 제 2 낸드게이트(12a,12b)에서 연산된 신호들은 제 1 앤드게이트(13a)로 입력되어정확한 데이타신호이면 0 으르 출력되고 에러가 발생된 데이타신호이면 1 로서 출력되어데이타신호에 단일오류가 발생했음을 나타낸다.
또한, 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(11a,11b,11c,11d)들로부터 연산된신호들이 제 5 익스크루시브-오아게이트(11e)에 입력된다.
제 5 익스크루시브-오아게이트(11e)에서 연산된 신호는 제 9 인버터(10i)를 통해 제 2 앤드게이트(13b)에 입력된다.
제 2 앤드게이트(13b)에서는 제 5 익스크루시브-오아게이트(le)에서 연산된 신호와 제 1 앤드게이트(13a)에서 연산된 신호를 앤드연산하여 정확한 데이타신호이면 0 으로 출력되고 에러가 발생된 데이타신호이면 1 로서 출력되어 데이타신호에 이중오류가 발생했음을 나타낸다.
예를 들면 0111인 4비트의 데이타신호와 0001인 4비트의 검사신호가 송신될때 데이타신호가 0011로 단일에러가 발생되였다면 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(11a,11b,11c,11d)들로부터 연산된 신호들은 0010이 되어 각기 상웅하는 제 5, 제 6, 제 7, 제 8 인버터(10e,10l,10g,10h)들을 통한 제 1 낸드게이트(1)와 제 2 낸드게이트(1개)에 입력된다.
제 1 앤드케이트(1△)와 제 2 앤드게이트(12b)에서 출력된 신호는 각각 1과 1이 되어 제 1 앤드게이트(13a)로 입력되면 제 1 앤드게이트(13a)는 1 로서 출력되어 데이타신호에 단일오류가 발생했음을 나타낸다.
그리고 데이타신호가 010으로 이중에러가 발생되었다면 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(11a,11b,11c,11d)들로부터 연산된 신호들은 1100이 되어 각기 상응하는 제 5, 제 6, 제 7, 제 8 인버터(10e,10f,10g,10h)들을 통한 제 1 낸드게이트(12a)와 제 2낸드게이트(12b)에 입력된다.
제 1 낸드게이트(12a)와 제 2 낸드게이트(12b)에서 출력된 신호는 각각 1과 1이 되어 제 1 앤드게이트(13a)로 입력되면 제 1 앤드게이트(13a)는 1 로서 제 2 앤드게이트(13b)에 출력된다.
그리고 제 1, 제 2, 제 3, 제 4 익스크루시브-오아게이트(11a,11b,11c,11d)들로부터 연산된 1100이 신호들이 제 5 익스크루시브-오아게이트(11e)에 입력되고 제 9 인버터(10i)를 통해 1 로서 제 2 앤드게이트(13b)에 출력된다.
제 2 앤드게이트(13b)에서는 제 5 익스크루시브-오아게이트(1e)에서 연산된 신호와 제 1 앤드게이트(13a)에서 연산된 신호를 앤드연산하여 1 로서 출력되어 데이타신호에 이중오류가 발생했음을 나타낸다.
또한, 삼중오류가 발생하는 경우는 단일에러로 나타난다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 테스트회로에 있어서는 다음과 같은 효과가 있다.
반도체 메모리에 입출력되는 데이타를 비교,검사할 때에 1개의 데이타비트와 1개의 검사비트를 연산하여 에러를 검출하므르 시스템의 속도를 2배이상 빠르게 개선할 수 있다.
Claims (2)
- 제 1 인버터들을 통해 입력되는 각각의 데이타신호들과 그에 상응하는 검사신호들을 하나씩 입력받아 제 1 익스크루시브-오아연산을 하는 복수개의 제 1 익스크루시브-오아게이트들; 상기 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 입력받아 낸드연산하는 제 1 낸드게이트; 상기 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 각기 상응하는 제 2 인버터들을 통해 입력받아 낸드연산하는 제 2 낸드게이트; 상기 제 1, 제 2 낸드게이트에서 출력되는 신호들을 입력받아 앤드연산하여 단일 에러를 검출하는 제 1 앤드게이트; 상기 복수개의 제 1 익스크루시브-오아게이트들에서 각각 출력되는 신호들을 입력받아 제 2 익스크루시브-오아연산을 하는 제 2 익스크루시브-오아게이트; 상기 제 2 익스크루시브-오아게이트에서 연산된 신호를 제 3 인버터를 통해 입력받고 상기 제 1 앤드게이트의 신호를 입력받아 앤드연산하여 이중에러를 검출하는 제 2 앤드게이트를 구비함을 특징으로 하는 반도체 메모리 테스트회로.
- 제 1 항에 있어서, 복수개의 제 1 익스크루시브-오아 게이트들은 첫번째 비트의 데이타신호에서 마지막비트의 데이타신호들과 마지막 비트의 검사신호에서 첫번째 비트의 검사신호들이 차례로 하나씩 대응되어 입력받음을 특징으로 하는 반도체 메모리 테스트회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018037A KR100215860B1 (ko) | 1996-05-27 | 1996-05-27 | 반도체 메모리 테스트회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018037A KR100215860B1 (ko) | 1996-05-27 | 1996-05-27 | 반도체 메모리 테스트회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970076887A KR970076887A (ko) | 1997-12-12 |
| KR100215860B1 true KR100215860B1 (ko) | 1999-08-16 |
Family
ID=19459833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960018037A KR100215860B1 (ko) | 1996-05-27 | 1996-05-27 | 반도체 메모리 테스트회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215860B1 (ko) |
-
1996
- 1996-05-27 KR KR1019960018037A patent/KR100215860B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970076887A (ko) | 1997-12-12 |
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