JPH0244921A - 誤り検出回路 - Google Patents
誤り検出回路Info
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- JPH0244921A JPH0244921A JP19680688A JP19680688A JPH0244921A JP H0244921 A JPH0244921 A JP H0244921A JP 19680688 A JP19680688 A JP 19680688A JP 19680688 A JP19680688 A JP 19680688A JP H0244921 A JPH0244921 A JP H0244921A
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- 238000001514 detection method Methods 0.000 claims abstract description 18
- 125000004122 cyclic group Chemical group 0.000 claims abstract description 7
- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データ伝送を行う際、受信データに誤りがあるか否かを
チエツクするために使用される誤り検出回路に関し、 ＬＳＩ化を容易にする為に回路規模を小さくすることを
目的とし、 送信側ではｎフレームのデータをサイクリックリダンダ
ンシ・チエ・７り演算して得られた送信側演算結果を次
のｎフレームのデータの定められた位置に分散、付加し
て送信し、受信側ではｎフレムのデータをサイクリック
・リダンダンシ・チェック演算回路で演算して得られた
受信側演算結果と送信された該送信側演算結果とを比較
して誤りの有無を検出する際に、該受信側演算結果を記
ｔａする記憶手段と、数次のｎフレームのデータの定め
られた位置において該送信側演算結果と該記憶手段から
読み出された受信側演算結果とを順次比較し、比較結果
に対応する出力を送出する比較検出手段とを有する様に
構成する。
チエツクするために使用される誤り検出回路に関し、 ＬＳＩ化を容易にする為に回路規模を小さくすることを
目的とし、 送信側ではｎフレームのデータをサイクリックリダンダ
ンシ・チエ・７り演算して得られた送信側演算結果を次
のｎフレームのデータの定められた位置に分散、付加し
て送信し、受信側ではｎフレムのデータをサイクリック
・リダンダンシ・チェック演算回路で演算して得られた
受信側演算結果と送信された該送信側演算結果とを比較
して誤りの有無を検出する際に、該受信側演算結果を記
ｔａする記憶手段と、数次のｎフレームのデータの定め
られた位置において該送信側演算結果と該記憶手段から
読み出された受信側演算結果とを順次比較し、比較結果
に対応する出力を送出する比較検出手段とを有する様に
構成する。
本発明はデータ伝送を行う際、受信データに誤りがある
か否かをチエツクするために使用される誤り検出回路に
関するものである。
か否かをチエツクするために使用される誤り検出回路に
関するものである。
一般に、通信回線を介してデータ伝送を行う際には通信
回線の瞬断、雑音、歪などの影響によっである確率でデ
ータに誤りが生ずる。そこで、伝送誤りを検出し２訂正
するための符号化が必要となる。
回線の瞬断、雑音、歪などの影響によっである確率でデ
ータに誤りが生ずる。そこで、伝送誤りを検出し２訂正
するための符号化が必要となる。
伝送誤りを検出／訂正する誤り制御方式としては種々の
方式が使用されているが、その中に再送訂正（ＡＲＱ）
方式がある。この方式は誤り有無の検出のみを行い、誤
りデータの場合には再送してもらう方式で、この方式の
誤り検出符号としては１つの生成多項式によって規定さ
れる巡回符号が広く用いられているが、この誤り検出を
サイクリック・リダンダンシ・チェック（以下、 ＣＲ
Ｃと省略する）と云う。
方式が使用されているが、その中に再送訂正（ＡＲＱ）
方式がある。この方式は誤り有無の検出のみを行い、誤
りデータの場合には再送してもらう方式で、この方式の
誤り検出符号としては１つの生成多項式によって規定さ
れる巡回符号が広く用いられているが、この誤り検出を
サイクリック・リダンダンシ・チェック（以下、 ＣＲ
Ｃと省略する）と云う。
一方、装置の小型化のために回路のＬＳＩ化が進められ
ているが、これに伴ってこの誤り検出回路もＬＳＩ化を
容易にするために回路規模を小さくすることが要望され
ている。
ているが、これに伴ってこの誤り検出回路もＬＳＩ化を
容易にするために回路規模を小さくすることが要望され
ている。
先ず、誤り検出すべきデータのフレームフオマソト例を
第６図に示す。第６図［ａ）は１フレームのフォーマッ
トで各タイムスロット（ＴＳ １〜ＴＳ ２４）は２例
えば８ビツトで構成され、先頭に１ビツトを付加して１
フレームが２例えば１９３ビットになっている。尚、Ｃ
ＲＣ演算する際にはこのツレムラ２４個集めた２４マル
チフレー１、についてＣＲＣｉ’ｉｉｆ算を行う。
第６図に示す。第６図［ａ）は１フレームのフォーマッ
トで各タイムスロット（ＴＳ １〜ＴＳ ２４）は２例
えば８ビツトで構成され、先頭に１ビツトを付加して１
フレームが２例えば１９３ビットになっている。尚、Ｃ
ＲＣ演算する際にはこのツレムラ２４個集めた２４マル
チフレー１、についてＣＲＣｉ’ｉｉｆ算を行う。
第６図（ｂｌは先頭ビットのみを２４マルチフレーム分
集めたもので、２． ６．１０．１４．１８．２２の各
フレームの先頭に１つ前の２４マルチフレームのＣｌ１
Ｇ演算結果の６ビツト（Ｃ，〜Ｃ６）を分散、（＝Ｊ加
して受信側に送出する。
集めたもので、２． ６．１０．１４．１８．２２の各
フレームの先頭に１つ前の２４マルチフレームのＣｌ１
Ｇ演算結果の６ビツト（Ｃ，〜Ｃ６）を分散、（＝Ｊ加
して受信側に送出する。
次に、第７図は従来例のブロック図５第８図は第７図の
動作説明図を示す。尚、第８図の左側の符号は第６図の
同し符号の部分の動作説明図である。以下、第８図を参
照して第７図の動作を説明する。ここで、第８図中の３
例えばＣ６−１°＋Ｃ６は矢印の様に０６′、Ｃ６より
１つ前の２４フルチフレムの演算結果の一部を示す。
動作説明図を示す。尚、第８図の左側の符号は第６図の
同し符号の部分の動作説明図である。以下、第８図を参
照して第７図の動作を説明する。ここで、第８図中の３
例えばＣ６−１°＋Ｃ６は矢印の様に０６′、Ｃ６より
１つ前の２４フルチフレムの演算結果の一部を示す。
さて、第８図−■のＡの部分のデータを受信してＣＲＣ
演算回路１１でＣＲＣ演算し１受信側演算結果Ｃ，Ｉ〜
Ｃ６°を第１のクロック（以下、 ＣＫ、と省略する）
を用いて第１のシフトレジスタ（以下、ＳＲと省略する
）１２にロードするが、第８図−■の右側に示す様に次
の２４マルチフレームＢの時間位置である（第８図−■
、■参照）。
演算回路１１でＣＲＣ演算し１受信側演算結果Ｃ，Ｉ〜
Ｃ６°を第１のクロック（以下、 ＣＫ、と省略する）
を用いて第１のシフトレジスタ（以下、ＳＲと省略する
）１２にロードするが、第８図−■の右側に示す様に次
の２４マルチフレームＢの時間位置である（第８図−■
、■参照）。
一方、２４マルチフレームへの部分の送信側演算結果は
上記の様に次の２４マルチフレームＢの部分に分散、付
加しであるので、ＣＫ２ （４マルチフレム間隔て人
力する）で抽出して第２のシフトレジスタ（以下、 Ｓ
ＲＺと省略する）に順次取り込む（第８図−■、■参照
）。
上記の様に次の２４マルチフレームＢの部分に分散、付
加しであるので、ＣＫ２ （４マルチフレム間隔て人
力する）で抽出して第２のシフトレジスタ（以下、 Ｓ
ＲＺと省略する）に順次取り込む（第８図−■、■参照
）。
そして、受信側演算結果と送信側演算結果とが全て揃っ
た位置で対応する比較回路１４で比較した後、比較結果
がＯＲゲー１−１５を介して第８図−■に示すＣＫ３
（２４マルチフレームごとに入力する）でフリップフロ
ップ（以下、ＦＦと省略する）１６に取り込まれる。
た位置で対応する比較回路１４で比較した後、比較結果
がＯＲゲー１−１５を介して第８図−■に示すＣＫ３
（２４マルチフレームごとに入力する）でフリップフロ
ップ（以下、ＦＦと省略する）１６に取り込まれる。
この時、比較結果が全て一致すれば、 ＦＦは１例えば
Ｏを出力するが、１つでも不一致であれば誤りありとし
て１を出力する。
Ｏを出力するが、１つでも不一致であれば誤りありとし
て１を出力する。
さて、ＬＳＩを開発する際にはできるだけ汎用性を持た
せる必要があるので、内部の機能ブロックとしては回路
規模を小さくする必要がある。
せる必要があるので、内部の機能ブロックとしては回路
規模を小さくする必要がある。
一方、上記の誤り検出回路は２個のＳＲと６個の比較回
路を含み回路規模が大きいので、 ＬＳＩ化するために
は回路規模を小さくしなければならないと云う問題があ
る。
路を含み回路規模が大きいので、 ＬＳＩ化するために
は回路規模を小さくしなければならないと云う問題があ
る。
本発明はＬＳＩ化を容易にする為に回路規模を小さくす
ることを目的とする。
ることを目的とする。
第１図は本発明の原理ブロック図を示す。
図中、２はＣＲＣ演算回路で、３は受信側演算結果を記
憶する記憶手段であり、４は次のｎフレムのデータの定
められた位置において該送信側演算結果と該記憶手段か
ら読み出された受信側演算結果とを順次比較し、比較結
果に対応する出力を送出する比較・検出手段である。
憶する記憶手段であり、４は次のｎフレムのデータの定
められた位置において該送信側演算結果と該記憶手段か
ら読み出された受信側演算結果とを順次比較し、比較結
果に対応する出力を送出する比較・検出手段である。
本発明は受信したｎフレー１、のデータをＣＲＣ演算回
路２で（’、ＲＣ演算して得られた受信側演算結果を記
憶手段３に書き込む。
路２で（’、ＲＣ演算して得られた受信側演算結果を記
憶手段３に書き込む。
一方、送信側演算結果は次のｎフレーム中に分散、付加
されるので、次のｎフレー１、を受信して送信演算結果
が順次、比較・検出手段４に加えら段４で２つの演算結
果の比較が行われ、比較結果が出力さる。
されるので、次のｎフレー１、を受信して送信演算結果
が順次、比較・検出手段４に加えら段４で２つの演算結
果の比較が行われ、比較結果が出力さる。
これにより、回路規模を小さくすることかできる。
第２図は実施例のブロック図、第３図は第２図の動作説
明図を示す。ここで、第３図中の左側の符号は第２図中
の同じ符号の部分の動作説明図を示す。
明図を示す。ここで、第３図中の左側の符号は第２図中
の同じ符号の部分の動作説明図を示す。
また、シフＩ・レジスフ３１は記憶手段３の構成部分、
比較回路４１．へＮＤゲート４２．セットリセットラッ
チ４３． ＦＦ ４４は比較・検出手段４の構成部分を
示す。以下、第３図を参照して第２図の動作を説明する
。ここで、第３図中の３例えばＣ６−１！はＣ６′より
１つ前の２４マルチフレームの演算結果の一部を示す。
比較回路４１．へＮＤゲート４２．セットリセットラッ
チ４３． ＦＦ ４４は比較・検出手段４の構成部分を
示す。以下、第３図を参照して第２図の動作を説明する
。ここで、第３図中の３例えばＣ６−１！はＣ６′より
１つ前の２４マルチフレームの演算結果の一部を示す。
先ず、ＣＲＣ演算回路２ば受信データとして人ノ］した
第３図−〇の左側の２４マルチフレームΔのＣＲＣ演算
を行ってＣ，Ｉ〜Ｃ６１の受信側演算結果を得るが、こ
の演算結果は第３図−■のＣＫ、、により第３図−■の
中程に示す様に、−度にＳＲ３１にロドされる。
第３図−〇の左側の２４マルチフレームΔのＣＲＣ演算
を行ってＣ，Ｉ〜Ｃ６１の受信側演算結果を得るが、こ
の演算結果は第３図−■のＣＫ、、により第３図−■の
中程に示す様に、−度にＳＲ３１にロドされる。
一方、次の２４マルチフレームＢが受信データとして比
較器４１に加えられるが、送信側演算結果Ｃが加えられ
た時にＣＫ、□によりＳＲ３１からＣ，ｌが比較回路に
加えられて比較が行われ１人力した検出パルス（第５図
−■に示す様に演算結果が存在する時に入力する）でオ
ンになったＡＮＤゲート４２を介して比較結果がセノト
リセソ１ヘラソチ（以下ＳＲランチと省略する）４３に
加えられる。
較器４１に加えられるが、送信側演算結果Ｃが加えられ
た時にＣＫ、□によりＳＲ３１からＣ，ｌが比較回路に
加えられて比較が行われ１人力した検出パルス（第５図
−■に示す様に演算結果が存在する時に入力する）でオ
ンになったＡＮＤゲート４２を介して比較結果がセノト
リセソ１ヘラソチ（以下ＳＲランチと省略する）４３に
加えられる。
このＳＲラッチ４３には更にＣ２’ ”Ｃ６’と０２〜
Ｃ６との比較結果が次々に入力するが、１つでも不一致
があれば２例えば１が出力され、この１の出力はＣＫ２
□でＦＦ４４に取り込まれ１外部に送出される。
Ｃ６との比較結果が次々に入力するが、１つでも不一致
があれば２例えば１が出力され、この１の出力はＣＫ２
□でＦＦ４４に取り込まれ１外部に送出される。
尚、ＳＲラッチ４３ば２４マルチフレームＢの比較結果
が入力する前に、ラッチされていた２４マルチフレーム
への比較結果が第３図−■のＣＸ４＋でリセソは第４図
中の同し符号の部分の動作説明図で、■〜■は２４マル
ヂフレームＡとＢのうち第１〜第１６フレームまで、■
１〜■１は２４マルチフレームＢのうち第１７フレーム
から第２４フレームまでの動作を示す。また、ＦＦ ２
１１〜２１６． ＥＸ−０１？ゲート２２１２２２、
ＡＮＤゲート２３１〜２３６はＣＩＩＣ演算回路２の構
成部分、ＥＸ−ＯＲゲート４１］は比較回路４１の構成
部分、Ｓ１１ラッチ部分４３２．インバータ４３１ は
Ｓｔ？ラッチ４３の構成部分を示す。
が入力する前に、ラッチされていた２４マルチフレーム
への比較結果が第３図−■のＣＸ４＋でリセソは第４図
中の同し符号の部分の動作説明図で、■〜■は２４マル
ヂフレームＡとＢのうち第１〜第１６フレームまで、■
１〜■１は２４マルチフレームＢのうち第１７フレーム
から第２４フレームまでの動作を示す。また、ＦＦ ２
１１〜２１６． ＥＸ−０１？ゲート２２１２２２、
ＡＮＤゲート２３１〜２３６はＣＩＩＣ演算回路２の構
成部分、ＥＸ−ＯＲゲート４１］は比較回路４１の構成
部分、Ｓ１１ラッチ部分４３２．インバータ４３１ は
Ｓｔ？ラッチ４３の構成部分を示す。
以下、第５図を参照して第４図の動作を説明する。ここ
で、２４マルチフレームの終りで！４第５図■に示すリ
セットパルスによりＣＲＣ演算回路２ＳＲ３１およびＳ
Ｒラッチ４３２ばリセットされる。
で、２４マルチフレームの終りで！４第５図■に示すリ
セットパルスによりＣＲＣ演算回路２ＳＲ３１およびＳ
Ｒラッチ４３２ばリセットされる。
さて、第４図のＣＲＣ演算回路２ば２４マルチフレムＡ
のＣＲＣ演算を行い、 ＣＫ、で受信側ＣｌＩＣ演算結
果の全部を次の２４マルチフレームＢのｌフレムにロー
ドする（第５図−■、■、■、■゛■“、■°参照）。
のＣＲＣ演算を行い、 ＣＫ、で受信側ＣｌＩＣ演算結
果の全部を次の２４マルチフレームＢのｌフレムにロー
ドする（第５図−■、■、■、■゛■“、■°参照）。
また、次の２４マルチフレームＢの０１のタイムスロソ
Ｉ・で第５図−■、■１の検出パルスがＡＮＤゲト４２
に加えられてオンになるが、オンになっている間にＣＫ
、がＳＲ，３Ｌに加えられて＋ Ｃｔｏと送信側ＣＲＣ
演算結果のＣ，との比較がＥＸ−ＯＲゲー１−４１１で
行われ、比較結果がＡＮＩ）ケート４２を介してＳＲう
ノチ４３２にラッチされる。
Ｉ・で第５図−■、■１の検出パルスがＡＮＤゲト４２
に加えられてオンになるが、オンになっている間にＣＫ
、がＳＲ，３Ｌに加えられて＋ Ｃｔｏと送信側ＣＲＣ
演算結果のＣ，との比較がＥＸ−ＯＲゲー１−４１１で
行われ、比較結果がＡＮＩ）ケート４２を介してＳＲう
ノチ４３２にラッチされる。
上記の動作をＣｂ’、Ｃｂまで比較して、 ＣＲ２で比
較結果をＦＦ ４４に取り込んで出力した時５例えばＯ
であれば受信した２４マルチフレームＡは誤りなし、１
であれば誤りありと判断する（第５図−■■参照）。
較結果をＦＦ ４４に取り込んで出力した時５例えばＯ
であれば受信した２４マルチフレームＡは誤りなし、１
であれば誤りありと判断する（第５図−■■参照）。
これにより、 ＳＲが１個、比較器が５個除去できるの
で回路規模を小さくすることができる。
で回路規模を小さくすることができる。
第７図は従来例のブロックＭ、
第８図は第７図の動作説明図を示す。
図において、
２はＣＲＣ演算回路、
３は記憶手段、
４は比較・検出手段を示す。
以上詳細に説明した様に本発明によれば回路規模を小さ
くすることができると云う効果がある。
くすることができると云う効果がある。
第１図は本発明の原理ブロックＨ１
第２図は実施例のブロック図、
第３図は第２図の動作説明図、
第４図は実施例の回路図、
第５図は第４図の動作説明図、
第６図はフレームフォーマット例、
冊
■
ＯＯ
ト
Claims (1)
- 【特許請求の範囲】 送信側ではｎフレームのデータをサイクリック・リダン
ダンシ・チェック演算して得られた送信側演算結果を次
のｎフレームのデータの定められた位置に分散、付加し
て送信し、受信側ではｎフレームのデータをサイクリッ
ク・リダンダンシ・チェック演算回路（２）で演算して
得られた受信側演算結果と該送信側演算結果とを比較し
て誤りの有無を検出する際に、 該受信側演算結果を記憶する記憶手段（３）と、該次の
ｎフレームのデータの定められた位置において該送信側
演算結果と該記憶手段から読み出された受信側演算結果
とを順次比較し、比較結果に対応する出力を送出する比
較・検出手段（４）とを有することを特徴とする誤り検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680688A JPH0244921A (ja) | 1988-08-05 | 1988-08-05 | 誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19680688A JPH0244921A (ja) | 1988-08-05 | 1988-08-05 | 誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244921A true JPH0244921A (ja) | 1990-02-14 |
Family
ID=16363958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19680688A Pending JPH0244921A (ja) | 1988-08-05 | 1988-08-05 | 誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024639B2 (en) | 2006-06-23 | 2011-09-20 | Schweitzer Engineering Laboratories, Inc. | Software and methods to detect and correct data structure |
| US8441768B2 (en) | 2010-09-08 | 2013-05-14 | Schweitzer Engineering Laboratories Inc | Systems and methods for independent self-monitoring |
| US9007731B2 (en) | 2012-03-26 | 2015-04-14 | Schweitzer Engineering Laboratories, Inc. | Leveraging inherent redundancy in a multifunction IED |
-
1988
- 1988-08-05 JP JP19680688A patent/JPH0244921A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024639B2 (en) | 2006-06-23 | 2011-09-20 | Schweitzer Engineering Laboratories, Inc. | Software and methods to detect and correct data structure |
| US8441768B2 (en) | 2010-09-08 | 2013-05-14 | Schweitzer Engineering Laboratories Inc | Systems and methods for independent self-monitoring |
| US9007731B2 (en) | 2012-03-26 | 2015-04-14 | Schweitzer Engineering Laboratories, Inc. | Leveraging inherent redundancy in a multifunction IED |
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