JPS6017139B2 - シリアルポ−ト方式 - Google Patents
シリアルポ−ト方式Info
- Publication number
- JPS6017139B2 JPS6017139B2 JP55169272A JP16927280A JPS6017139B2 JP S6017139 B2 JPS6017139 B2 JP S6017139B2 JP 55169272 A JP55169272 A JP 55169272A JP 16927280 A JP16927280 A JP 16927280A JP S6017139 B2 JPS6017139 B2 JP S6017139B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- serial
- shift
- shift register
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は所定ビット数のシフトレジスタを有し、所定の
シフトクロックにより該シフトレジスタ内のビットデー
タをシフトし、該シフトレジスタと外部回路とでのシリ
アルデータの入出力を行なうダイナミック型のシリアル
ポート方式に係り、外部回路との間で誤りなく確実にシ
リアルデー夕の入出力を行なうことができるシリアルポ
ート方式に関するものである。
シフトクロックにより該シフトレジスタ内のビットデー
タをシフトし、該シフトレジスタと外部回路とでのシリ
アルデータの入出力を行なうダイナミック型のシリアル
ポート方式に係り、外部回路との間で誤りなく確実にシ
リアルデー夕の入出力を行なうことができるシリアルポ
ート方式に関するものである。
最近のワンチップマイクロコンピュータには、多数ビッ
トのデータをシリアルデータとして、１個の入力端子及
び１個の出力端子を介して入出力することができるシリ
アルポート方式が採用されている。
トのデータをシリアルデータとして、１個の入力端子及
び１個の出力端子を介して入出力することができるシリ
アルポート方式が採用されている。
このシリアルポートには内部クロックとは完全に非同期
にデータを転送するスタティク型のものと、内部クロッ
クに同期したシフトクロックによりデータを転送するダ
イナミック型のものとがある。現在のシリアルポート方
式の主流は、外部回路との間、例えばマルチ・マイクロ
・プロセッサ・ユニット（以下マルチＭＰＵと称す）間
での情報の入出力が誤りなく確実に行なわれるスタティ
ック型のものである。しかしながら、スタティック型の
シリアルポートは周知の通り論理回路が複雑になりトラ
ンジスタ等の素子数が多く必要で、最近の高集積度化の
一つの弊害であった。そこで回路構成が簡単なダイナミ
ック型のシリアルポート方式の採用が考えられる。次に
、ダイナミック型のシリアルポート方式を用いたデータ
転送の例を説明する。
にデータを転送するスタティク型のものと、内部クロッ
クに同期したシフトクロックによりデータを転送するダ
イナミック型のものとがある。現在のシリアルポート方
式の主流は、外部回路との間、例えばマルチ・マイクロ
・プロセッサ・ユニット（以下マルチＭＰＵと称す）間
での情報の入出力が誤りなく確実に行なわれるスタティ
ック型のものである。しかしながら、スタティック型の
シリアルポートは周知の通り論理回路が複雑になりトラ
ンジスタ等の素子数が多く必要で、最近の高集積度化の
一つの弊害であった。そこで回路構成が簡単なダイナミ
ック型のシリアルポート方式の採用が考えられる。次に
、ダイナミック型のシリアルポート方式を用いたデータ
転送の例を説明する。
第１図に従来のダイナミック型のシリアルポートのブロ
ック図を示す。
ック図を示す。
ビットはＳＲ１，ＳＲ２・・・・・・，ＳＲｎとｎビッ
トあり、各ビットはフリツプフロップＦＦ１，ＦＦ２よ
り構成される。Ｓｉは外部回路からシリアルデー夕を入
力する入力端子、Ｓｏは外部回路へシリアルデータを出
力する出力端子である。外部回路とのデータの転送及び
同時に行なわれる各ビット間のデータの転送は、内部ク
ロックと同期して形成される２つのシフトクロックＳ，
，Ｓ２により行なわれる。すなわち、外部回路からのシ
リアルデータクロックのレベル変化、例えば立下りを検
出し、内部クロックに同期したシフトクロックＳ２を発
生する。これにより外部回路からのデータはビットＳＲ
ＩのフリツプフロツプＦＦ２にとり込まれラツチされる
。またビットＳＲＩのＦＦＩにラッチされていたデータ
は次段のビットＳＲ２のＦＦ２にとり込まれ、同様にビ
ットＳＲｎーーのＦＦ１（図示せず）のデータは、ビッ
トＳＲｎのＦＦ２にとり込まれる。シフトクロツクＳ２
に続いてシフトクロツクＳ，が発生して各ビットのＦＦ
２にとり込まれたデータがＦＦＩに移される。１００は
内部バスＢＵＳよりデータを各ビットに一度に書き込む
ための書き込みゲートで、シリアルデータ書込みクロツ
クＳＣＷにより開く。
トあり、各ビットはフリツプフロップＦＦ１，ＦＦ２よ
り構成される。Ｓｉは外部回路からシリアルデー夕を入
力する入力端子、Ｓｏは外部回路へシリアルデータを出
力する出力端子である。外部回路とのデータの転送及び
同時に行なわれる各ビット間のデータの転送は、内部ク
ロックと同期して形成される２つのシフトクロックＳ，
，Ｓ２により行なわれる。すなわち、外部回路からのシ
リアルデータクロックのレベル変化、例えば立下りを検
出し、内部クロックに同期したシフトクロックＳ２を発
生する。これにより外部回路からのデータはビットＳＲ
ＩのフリツプフロツプＦＦ２にとり込まれラツチされる
。またビットＳＲＩのＦＦＩにラッチされていたデータ
は次段のビットＳＲ２のＦＦ２にとり込まれ、同様にビ
ットＳＲｎーーのＦＦ１（図示せず）のデータは、ビッ
トＳＲｎのＦＦ２にとり込まれる。シフトクロツクＳ２
に続いてシフトクロツクＳ，が発生して各ビットのＦＦ
２にとり込まれたデータがＦＦＩに移される。１００は
内部バスＢＵＳよりデータを各ビットに一度に書き込む
ための書き込みゲートで、シリアルデータ書込みクロツ
クＳＣＷにより開く。
２０川ま各ビットよりデータを内部バスＢＵＳに一度に
読み出すための読み出しゲートで、シリアルデータ読み
出しクロツクＳＣＲにより開く。
読み出すための読み出しゲートで、シリアルデータ読み
出しクロツクＳＣＲにより開く。
第２図はマイクロプロセッサユニットＭＰＵａ，ＭＰＵ
中間で第１図のシリアルポートによりデータ転送する場
合について説明するための概略図である。
中間で第１図のシリアルポートによりデータ転送する場
合について説明するための概略図である。
ＭＰＵａ及びＭＰＵｂいずれも４ビットのシフトレジス
タＳＲ１ａ〜ＳＲ４ａ，ＳＲ１ｂ〜ＳＲ４ｂを有する。
今ＭＰＵａのシフトレジスタＳＲ１ａ〜ＳＲ４ａ内のデ
ータが、出力端子Ｓｏａ及び入力端子Ｓｉｂを介してＭ
ＰＵｂのシフトレジスタＳＲ１ｂ〜ＳＲ４ｂに転送され
るとする。まずシリアルデータクロックＳＣの立下りが
発生し、それに応じてＭＰＵａ，ＭｍＵ比ではそれぞれ
の内部クロツクに同期したシフトクロツクＳＩａ，Ｓ２
ａ及びＳＩｂ，Ｓ２ｂを発生する。それによりＳＲ４ａ
のデー外まＳＲ１ｂに転送され、ＳＲ１ａ，ＳＲ２ａ及
びＳＲ３ａのデータはそれぞれＳＲ２ａ，ＳＲ３ａ及び
ＳＲ４ａに転送される。さらに続いて発生するＳＣの立
下りを検出し上言己と同様の転送が行なわれる。ここで
問題になるのは、ＭＰＵａ及びＭＰＵｂのシフトクロツ
クＳ１ａ，Ｓ２ａ及びＳＩｂ，Ｓ２ｂがそれぞれの内部
クロツクに同期して形成されるのでＳＩａ，Ｓ２ａとＳ
Ｉｂ，Ｓ２ｂとは非同期となり出力端子Ｓｏａからのデ
ータの送信と入力端子Ｓｉｂへのデータの受信とが非同
期となり確実にデータ転送が行なわれない欠点である。
タＳＲ１ａ〜ＳＲ４ａ，ＳＲ１ｂ〜ＳＲ４ｂを有する。
今ＭＰＵａのシフトレジスタＳＲ１ａ〜ＳＲ４ａ内のデ
ータが、出力端子Ｓｏａ及び入力端子Ｓｉｂを介してＭ
ＰＵｂのシフトレジスタＳＲ１ｂ〜ＳＲ４ｂに転送され
るとする。まずシリアルデータクロックＳＣの立下りが
発生し、それに応じてＭＰＵａ，ＭｍＵ比ではそれぞれ
の内部クロツクに同期したシフトクロツクＳＩａ，Ｓ２
ａ及びＳＩｂ，Ｓ２ｂを発生する。それによりＳＲ４ａ
のデー外まＳＲ１ｂに転送され、ＳＲ１ａ，ＳＲ２ａ及
びＳＲ３ａのデータはそれぞれＳＲ２ａ，ＳＲ３ａ及び
ＳＲ４ａに転送される。さらに続いて発生するＳＣの立
下りを検出し上言己と同様の転送が行なわれる。ここで
問題になるのは、ＭＰＵａ及びＭＰＵｂのシフトクロツ
クＳ１ａ，Ｓ２ａ及びＳＩｂ，Ｓ２ｂがそれぞれの内部
クロツクに同期して形成されるのでＳＩａ，Ｓ２ａとＳ
Ｉｂ，Ｓ２ｂとは非同期となり出力端子Ｓｏａからのデ
ータの送信と入力端子Ｓｉｂへのデータの受信とが非同
期となり確実にデータ転送が行なわれない欠点である。
つまり、シリアルデータクロツクの立上りに応じて、デ
ー夕の送信が行なわれると共に内部クロックに同期した
シフトクロックＳ，Ｓが発生し、Ｓによるデータの取込
み、Ｓによるデータの移動が行なわれるが、データの送
信とＳの発生が同期せず、データの送信が行なわれる前
にＳが発生してデータの取込み動作が終了すると、正確
なデータの転送ができない。また、ＭＰＵａ，ＭＰＵｂ
の内部クロックが同一周期であってもＭＰＵａ，ＭＰＵ
ｂの内部クロックの位相が異なる場合、重大である。そ
こで本発明は外部回路との間でシリアルデータが確実に
転送でき、しかも回路構成が簡単なダイナミック型のシ
リアルポート方式を提供することを目的とするもので、
その特徴は、所定ビットのシフトレジスタを有し、所定
のシフトクロツクにより該シフトレジスタ内のビットデ
ータをシフトし、該シフトレジスタと外部回路とでシリ
アルデータの入出力を行なうシリアルポート方式におい
て、出力端子と該シフトレジスタの間に設けられ、外部
回路からのシリアルデータクロックの高レベルと低レベ
ル間の一方のレベル変化時に該シフトレジスタから情報
をとり込み一時記憶するシリアル出力ラツチ回路と、入
力端子と該シフトレジスタの間に設けられ、該シリアル
データクロックの他方のレベル変化時に該入力端子を介
して該外部回路より情報をとり込み一時記憶するシリア
ル入力ラッチ回路と、該シリアルデータクロックの該他
方のレベル変化を検出し、該変化時に内部クロックに同
期した前記シリアルクロックを生成するシフトクロック
発生部を有してなることにある。
ー夕の送信が行なわれると共に内部クロックに同期した
シフトクロックＳ，Ｓが発生し、Ｓによるデータの取込
み、Ｓによるデータの移動が行なわれるが、データの送
信とＳの発生が同期せず、データの送信が行なわれる前
にＳが発生してデータの取込み動作が終了すると、正確
なデータの転送ができない。また、ＭＰＵａ，ＭＰＵｂ
の内部クロックが同一周期であってもＭＰＵａ，ＭＰＵ
ｂの内部クロックの位相が異なる場合、重大である。そ
こで本発明は外部回路との間でシリアルデータが確実に
転送でき、しかも回路構成が簡単なダイナミック型のシ
リアルポート方式を提供することを目的とするもので、
その特徴は、所定ビットのシフトレジスタを有し、所定
のシフトクロツクにより該シフトレジスタ内のビットデ
ータをシフトし、該シフトレジスタと外部回路とでシリ
アルデータの入出力を行なうシリアルポート方式におい
て、出力端子と該シフトレジスタの間に設けられ、外部
回路からのシリアルデータクロックの高レベルと低レベ
ル間の一方のレベル変化時に該シフトレジスタから情報
をとり込み一時記憶するシリアル出力ラツチ回路と、入
力端子と該シフトレジスタの間に設けられ、該シリアル
データクロックの他方のレベル変化時に該入力端子を介
して該外部回路より情報をとり込み一時記憶するシリア
ル入力ラッチ回路と、該シリアルデータクロックの該他
方のレベル変化を検出し、該変化時に内部クロックに同
期した前記シリアルクロックを生成するシフトクロック
発生部を有してなることにある。
以下本発明の一実施例を図面に従って詳細に説明する。
第３図に本実施例のブロック図を示す。第１図の各部と
対応する部分には同じ記号を付した。本実施例では、ｎ
ビットのシフトレジスタＳＲＩ〜ＳＲｎと入力端子Ｓｉ
及び出力端子Ｓｏとの間に、外部回路から与れられるシ
リアルデータクロックＳＣの立上りでデータを取り込む
シリアル入力ラツチ回路ＩＬＡ及び立下りでデータを取
り込んで送信するシリアル出力ラツチ回路ＯＬＡを設け
ている。すなわち、外部回路との間で直接データのやり
とりを行なう部分に、外部回路と共通のシリアルデータ
クロツクＳＣの立上り及び立下りで動作するラッチ回路
ＩＬＡ，ＯＬＡを設けたものである。そしてシフトレジ
スタＳＲＩ〜ＳＲｎ間でのデータ転送は、ＳＣの立上り
の後内部クロック？，，少２ に同期して発生させたシ
フトクロツクＳ１，Ｓ２により行なっている。本実施例
のシリアルポート方式による外部回路とのシリアルデー
タの転送を、第３図のブロック図及び第４図の各クロツ
クのタイミングチャートにより説明する。
対応する部分には同じ記号を付した。本実施例では、ｎ
ビットのシフトレジスタＳＲＩ〜ＳＲｎと入力端子Ｓｉ
及び出力端子Ｓｏとの間に、外部回路から与れられるシ
リアルデータクロックＳＣの立上りでデータを取り込む
シリアル入力ラツチ回路ＩＬＡ及び立下りでデータを取
り込んで送信するシリアル出力ラツチ回路ＯＬＡを設け
ている。すなわち、外部回路との間で直接データのやり
とりを行なう部分に、外部回路と共通のシリアルデータ
クロツクＳＣの立上り及び立下りで動作するラッチ回路
ＩＬＡ，ＯＬＡを設けたものである。そしてシフトレジ
スタＳＲＩ〜ＳＲｎ間でのデータ転送は、ＳＣの立上り
の後内部クロック？，，少２ に同期して発生させたシ
フトクロツクＳ１，Ｓ２により行なっている。本実施例
のシリアルポート方式による外部回路とのシリアルデー
タの転送を、第３図のブロック図及び第４図の各クロツ
クのタイミングチャートにより説明する。
まず時亥Ｕｔ，においてシリアルデータクロツクＳＣの
立下りが、インバータＩＮＶを介してシフトクロックと
してシリアル出力ラツチ回路ＯＬＡに与えられ、ビット
ＳＲｎのＦＦＩのデータがＯＬＡにとり込まれ、出力端
子Ｓｏから送信される。
立下りが、インバータＩＮＶを介してシフトクロックと
してシリアル出力ラツチ回路ＯＬＡに与えられ、ビット
ＳＲｎのＦＦＩのデータがＯＬＡにとり込まれ、出力端
子Ｓｏから送信される。
次に時刻ｔ２においてシリアルデータクロツクＳＣが立
上り、シフトクロツクとしてシリアル入力ラツチ回路Ｉ
ＬＡに与えられ外部回路のＯＬＡのデータが入力端子Ｓ
ｉを介して受信され、ＩＬＡにラッチされる。すなわち
、受信時の外部回路は必ず送信状態にある。それと同時
にシフトクロック発生部５００では、シリアルデータク
ロックＳＣの立上り検出回路３０川こよりＳＣの立上り
が検出され、クロック？３が同期化回路４０川こ与えら
れ、内部クロックＪ，，ぐ２に同期したシフトクロツク
Ｓ１，Ｓ２が時刻上３，し‘こＳ２，ＳＩの順に生成さ
れ、シフトレジスタ間でのデータ転送及びＩＬＡからビ
ットＳＲＩとのデータ転送が行なわれる。時刻ｔ５にお
いて再びＳＣが立下り次のデータの送信が行なわれる。
後は同様に繰返される。この様にすれば、例えばマイク
ロプロセッサ間でのシリアルデータの転送が同一のクロ
ックＳＣにより行なわれるのでそれぞれの内部クロツク
の位相が異なっていても、確実に誤りなくデータ転送が
行なわれる。
上り、シフトクロツクとしてシリアル入力ラツチ回路Ｉ
ＬＡに与えられ外部回路のＯＬＡのデータが入力端子Ｓ
ｉを介して受信され、ＩＬＡにラッチされる。すなわち
、受信時の外部回路は必ず送信状態にある。それと同時
にシフトクロック発生部５００では、シリアルデータク
ロックＳＣの立上り検出回路３０川こよりＳＣの立上り
が検出され、クロック？３が同期化回路４０川こ与えら
れ、内部クロックＪ，，ぐ２に同期したシフトクロツク
Ｓ１，Ｓ２が時刻上３，し‘こＳ２，ＳＩの順に生成さ
れ、シフトレジスタ間でのデータ転送及びＩＬＡからビ
ットＳＲＩとのデータ転送が行なわれる。時刻ｔ５にお
いて再びＳＣが立下り次のデータの送信が行なわれる。
後は同様に繰返される。この様にすれば、例えばマイク
ロプロセッサ間でのシリアルデータの転送が同一のクロ
ックＳＣにより行なわれるのでそれぞれの内部クロツク
の位相が異なっていても、確実に誤りなくデータ転送が
行なわれる。
すなわち、データの送信はクロツクＳＣの立下りで行な
われ、データの取込みはクロックＳＣの立上りで行なわ
れるので、データが送信されてから取込むまで時間に十
分余裕があるので、データの送信前にデータの取込み動
作を終えることがなく、確実にデータの転送が行なわれ
る。
われ、データの取込みはクロックＳＣの立上りで行なわ
れるので、データが送信されてから取込むまで時間に十
分余裕があるので、データの送信前にデータの取込み動
作を終えることがなく、確実にデータの転送が行なわれ
る。
また、シリアル出力ラッチ回路は、出力データを安定状
態で保持し、シリアル入力ラッチ回路は入力データを安
定状態で保持するので、データ転送の間にデータ内容が
変わることなく、転送データの信頼性が高くなる。さら
にＳＣのパルス幅を十分大にすれば、時刻らがｔ４より
先になることはなく、それぞれの内部クロックの位相を
全く注意することなく設計することができる。また第２
図の如きマルチのマイクロフ。ロセツサユニツトＭＰＵ
ａ，ＭＰＵｂ間でそれぞれのデータの入力と出力を同時
に行なうことができる。そして回路構成はダイナミック
型であるため、１つのフリツプフロップは５〜６個のト
ランジスタ程度で構成できる。ちなみにスタティック型
では１４〜１９固程度必要である。以上説明した様に本
発明によれば、回路構成が簡単で外部回路との間のデー
タの転送がより確実に行えるので、シリアルポート方式
として有効な発明である。
態で保持し、シリアル入力ラッチ回路は入力データを安
定状態で保持するので、データ転送の間にデータ内容が
変わることなく、転送データの信頼性が高くなる。さら
にＳＣのパルス幅を十分大にすれば、時刻らがｔ４より
先になることはなく、それぞれの内部クロックの位相を
全く注意することなく設計することができる。また第２
図の如きマルチのマイクロフ。ロセツサユニツトＭＰＵ
ａ，ＭＰＵｂ間でそれぞれのデータの入力と出力を同時
に行なうことができる。そして回路構成はダイナミック
型であるため、１つのフリツプフロップは５〜６個のト
ランジスタ程度で構成できる。ちなみにスタティック型
では１４〜１９固程度必要である。以上説明した様に本
発明によれば、回路構成が簡単で外部回路との間のデー
タの転送がより確実に行えるので、シリアルポート方式
として有効な発明である。
第１図は従釆のダイナミック型のシリアルポートのブロ
ック図、第２図は従来のシリアルポート間のデータ転送
を説明するために概略図、第３図及び第４図は本発明の
一実施例のシリアルポートのブロック図及びクロックの
タイミングチャートである。 図中、ＳＲＩ〜ＳＲｎ：シフトレジスタ、Ｓ１，Ｓ２，
ＳＩａ，Ｓ２ａ，ＳＩｂ，Ｓ２ｂ：シフトクロック、Ｓ
ｉ：入力端子、Ｓｏ：出力端子、ＳＣ：シリアルデータ
クロツク、ＩＬＡ：シリアル入力ラツチ回路、ＯＬＡ：
シリアル出力ラツチ回路、マ，，Ｊ２：内部クロック、
５００：シフトクロツク発生部。 父′図 多Ｚ囚 繁３囚 多４煙
ック図、第２図は従来のシリアルポート間のデータ転送
を説明するために概略図、第３図及び第４図は本発明の
一実施例のシリアルポートのブロック図及びクロックの
タイミングチャートである。 図中、ＳＲＩ〜ＳＲｎ：シフトレジスタ、Ｓ１，Ｓ２，
ＳＩａ，Ｓ２ａ，ＳＩｂ，Ｓ２ｂ：シフトクロック、Ｓ
ｉ：入力端子、Ｓｏ：出力端子、ＳＣ：シリアルデータ
クロツク、ＩＬＡ：シリアル入力ラツチ回路、ＯＬＡ：
シリアル出力ラツチ回路、マ，，Ｊ２：内部クロック、
５００：シフトクロツク発生部。 父′図 多Ｚ囚 繁３囚 多４煙
Claims (1)
- １ 所定ビツトのシフトレジスタを有し、所定のシフト
クロツクにより該シフトレジスタ内のビツトデータをシ
フトし、該シフトレジスタと外部回路とがシリアルデー
タの入出力を行なうシリアルポート方式において、 出
力端子と該シフトレジスタの間に設けられ、外部回路か
らのシリアルデータクロツクの高レベルと低レベル間の
一方のレベル変化時に該シフトレジスタから情報をとり
込み一時記憶するシリアル出力ラツチ回路と、 入力端
子と該シフトレジスタの間に設けられ、該シリアルデー
タクロツクの他方のレベル変化時に該入力端子を介して
該外部回路より情報をとり込み一時記憶するシリアル入
力ラツチ回路と、 該シリアルデータクロツクの該他方
のレベル変化を検出し、該変化時に内部クロツクに同期
した前記シフトクロツクを生成するシフトクロツク発生
部を有してなることを特徴とするシリアルポート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169272A JPS6017139B2 (ja) | 1980-12-01 | 1980-12-01 | シリアルポ−ト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55169272A JPS6017139B2 (ja) | 1980-12-01 | 1980-12-01 | シリアルポ−ト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793434A JPS5793434A (en) | 1982-06-10 |
| JPS6017139B2 true JPS6017139B2 (ja) | 1985-05-01 |
Family
ID=15883425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55169272A Expired JPS6017139B2 (ja) | 1980-12-01 | 1980-12-01 | シリアルポ−ト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017139B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019272A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | マイクロプロセツサのデ−タ入力回路 |
-
1980
- 1980-12-01 JP JP55169272A patent/JPS6017139B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793434A (en) | 1982-06-10 |
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