JPS6019272A - マイクロプロセツサのデ−タ入力回路 - Google Patents
マイクロプロセツサのデ−タ入力回路Info
- Publication number
- JPS6019272A JPS6019272A JP58126660A JP12666083A JPS6019272A JP S6019272 A JPS6019272 A JP S6019272A JP 58126660 A JP58126660 A JP 58126660A JP 12666083 A JP12666083 A JP 12666083A JP S6019272 A JPS6019272 A JP S6019272A
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- Japan
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- input
- serial
- parallel
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来のマイクロプロセッサにおいては、処理できるデー
タ入力信号は並列信号だけであシ、そのため直列転送の
信号の処理にあたってはインターフェイス（例えばデー
タ通信用インターフェイス等）を用意しなければならな
いという欠点があった。
タ入力信号は並列信号だけであシ、そのため直列転送の
信号の処理にあたってはインターフェイス（例えばデー
タ通信用インターフェイス等）を用意しなければならな
いという欠点があった。
本発明は前記欠点を解消し、しかも従来のマイクロプロ
セッサとしての機能を損うことな（、Ｎビットの直列デ
ータでも並列データでも入力可能なマイクロプロセッサ
のデータ入力回路を提供することを目的とする。
セッサとしての機能を損うことな（、Ｎビットの直列デ
ータでも並列データでも入力可能なマイクロプロセッサ
のデータ入力回路を提供することを目的とする。
以下実施例に基づいて本発明の詳細な説明する。
第１図はクロックドインバータを用いたフリップフロッ
プを変更した回路で、入力の数を２つにしＷｌとＷ２に
しである。ｓｌとＳ２はＷｌとＷ２の入力を選択する制
御信号であ）、４は受信クロック、３は受信クロックの
反転（ｆｉ号である。
プを変更した回路で、入力の数を２つにしＷｌとＷ２に
しである。ｓｌとＳ２はＷｌとＷ２の入力を選択する制
御信号であ）、４は受信クロック、３は受信クロックの
反転（ｆｉ号である。
このフリップフロップはクロックドインバータを用いた
ものでなくても良く、複合ゲートを用いたフリップフロ
ップでも実現できる。第２図は第１図のフリップフロッ
プ（ＦＮ−１、ＦＮ−２、拳・・ＦＯ）を直列に接続し
たシフトレジスタを用いたＮビットのデータ入力回路で
ある。）ＤＮ−１、ＤＨ−２，・・ＤＯはＮビットの並
列データ入力端子で、直列データ入力端子はＤＳである
。
ものでなくても良く、複合ゲートを用いたフリップフロ
ップでも実現できる。第２図は第１図のフリップフロッ
プ（ＦＮ−１、ＦＮ−２、拳・・ＦＯ）を直列に接続し
たシフトレジスタを用いたＮビットのデータ入力回路で
ある。）ＤＮ−１、ＤＨ−２，・・ＤＯはＮビットの並
列データ入力端子で、直列データ入力端子はＤＳである
。
５の回路ブロックは直列入力ψ並列入力の切換制御回路
で、マイクロプロセッサの命令実行、または外部制御信
号により動作する。この制御回路の出力信号８が高レベ
ルになった時が直列データの入力時であシ、６が高レベ
ルになった時が並列データの入力時となる。、第３図は
直列Ｎビットのデータ信号を入力する場合のタイムチャ
ートを示したもので、１３１は受信クロック、 ＋８１
、 ＋６１ 、１９１ 、１７１は第２回の各信号を
示したものである。１８１が高レベルの時は、直列に接
続されたソリツブフロップはシフトレジスタとして動作
する。端子ＤＢからの入力信号は受信クロックに同期し
て入力し、（８）が高レベルになってからＮ個目の受信
クロックで各ノリツブフロップはデータ入力を完了する
。
で、マイクロプロセッサの命令実行、または外部制御信
号により動作する。この制御回路の出力信号８が高レベ
ルになった時が直列データの入力時であシ、６が高レベ
ルになった時が並列データの入力時となる。、第３図は
直列Ｎビットのデータ信号を入力する場合のタイムチャ
ートを示したもので、１３１は受信クロック、 ＋８１
、 ＋６１ 、１９１ 、１７１は第２回の各信号を
示したものである。１８１が高レベルの時は、直列に接
続されたソリツブフロップはシフトレジスタとして動作
する。端子ＤＢからの入力信号は受信クロックに同期し
て入力し、（８）が高レベルになってからＮ個目の受信
クロックで各ノリツブフロップはデータ入力を完了する
。
ＱＮ−１、ＱＮ−２、争・Ｑ、Ｏは各７リツプ７０ツブ
の出力でマイクロプロセッサはこれをデータ信号として
読取る。また第４図は並列Ｎビットのデ〜り信号を入力
する場合のタイムチャートを示したもので、（３１は受
信クロック、 １８１ 、１６１ 、 ［９１、１７１
は第２図の各信号を示したものである。入力データ信号
は（７）が高レベルの間にＤＮ−１，ＤＮ−２、・・Ｄ
ｏ端子から並列に入力さ減ＦＮ−１，ＦＮ−２−−Ｆｏ
のフリップフロップにラッチされた信号は、ＱＮ−１、
ＱＮ−２、−−Ｑ、Ｏを通してデータ信号としてマイク
ロプロセッサに伝える。
の出力でマイクロプロセッサはこれをデータ信号として
読取る。また第４図は並列Ｎビットのデ〜り信号を入力
する場合のタイムチャートを示したもので、（３１は受
信クロック、 １８１ 、１６１ 、 ［９１、１７１
は第２図の各信号を示したものである。入力データ信号
は（７）が高レベルの間にＤＮ−１，ＤＮ−２、・・Ｄ
ｏ端子から並列に入力さ減ＦＮ−１，ＦＮ−２−−Ｆｏ
のフリップフロップにラッチされた信号は、ＱＮ−１、
ＱＮ−２、−−Ｑ、Ｏを通してデータ信号としてマイク
ロプロセッサに伝える。
マイクロプロセッサ自体の命令のフェッチはデータ入力
回路によって行なわれるわけであるが、命令は主に並列
入力であるため、５の制御回路にょシ３を受信クロック
とシステムクロックとに切換えることによって行なうこ
とができる。その他５の制御回路においては、システム
クロックと受信クロックの調整、−般にはマイクロプロ
セッサのシステムクロックの方が受信クロックよシ速す
ため、受信時の待機等を行なわせる必要がある。
回路によって行なわれるわけであるが、命令は主に並列
入力であるため、５の制御回路にょシ３を受信クロック
とシステムクロックとに切換えることによって行なうこ
とができる。その他５の制御回路においては、システム
クロックと受信クロックの調整、−般にはマイクロプロ
セッサのシステムクロックの方が受信クロックよシ速す
ため、受信時の待機等を行なわせる必要がある。
マイクロプロセッサの用途によって受信時の待機がシス
テムに影響を及ぼさない限）、余分な・インターフェイ
スを除くことができるし、また低速のシステムクロック
を用いる場合には受信クロックとの差が少なくなるため
、データ処理スピードに比べて待機期間が短かくなる。
テムに影響を及ぼさない限）、余分な・インターフェイ
スを除くことができるし、また低速のシステムクロック
を用いる場合には受信クロックとの差が少なくなるため
、データ処理スピードに比べて待機期間が短かくなる。
しかもシステムクロックを用いてデータ信号の並列入力
を行なわせれば、一般のマイクロプロセッサと同様に用
いることができる。
を行なわせれば、一般のマイクロプロセッサと同様に用
いることができる。
以上説明したように、この発明に係るマイクロプロセッ
サのデータ入力回路によれば、並列−直列の形式の違っ
たデータ入力信号を他のインターフェイスを用いず、し
かもマイクロプロセッサの機能を損うことなく信号の処
理ができるという効果がある。
サのデータ入力回路によれば、並列−直列の形式の違っ
たデータ入力信号を他のインターフェイスを用いず、し
かもマイクロプロセッサの機能を損うことなく信号の処
理ができるという効果がある。
図５＋＋のＭＪ力主な説明
第１図は本発明に係るフリップフロップの一実施例を示
す回路図、第２図は本発明実施例のマイクロプロセッサ
のデータ入力回路図、第３図は直列Ｎビットのデータ信
号を入力する場合のタイムチャート、第４図は並列Ｎビ
ットのデータ信号を入力する場合のタイムチャート １ｉ１．Ｌクロックドインバータ回路、２はインバータ
回路、３は受信クロックまたはシステムクロック、４は
３の反転信号、５はデータ入力回路を制御する制御回路
、１ｏはアンド回路％Ｗ１−Ｗ２はフリップフロップの
入力端子、ｓ１・８２はフリップフロップの入力制御端
子、Ｑはノリツブフロップの出力端子、Ｆ Ｎ −１・
ＦＮ−２・０．。
す回路図、第２図は本発明実施例のマイクロプロセッサ
のデータ入力回路図、第３図は直列Ｎビットのデータ信
号を入力する場合のタイムチャート、第４図は並列Ｎビ
ットのデータ信号を入力する場合のタイムチャート １ｉ１．Ｌクロックドインバータ回路、２はインバータ
回路、３は受信クロックまたはシステムクロック、４は
３の反転信号、５はデータ入力回路を制御する制御回路
、１ｏはアンド回路％Ｗ１−Ｗ２はフリップフロップの
入力端子、ｓ１・８２はフリップフロップの入力制御端
子、Ｑはノリツブフロップの出力端子、Ｆ Ｎ −１・
ＦＮ−２・０．。
ＦＯはＮ個のフリップフロップ、ＱＮ−１，ＱＮ−２・
９．、ＱＯはＮ個のフリップフロップの出力、 ＤＮ−
１、ＤＮ−２ｍ 、 、 、Ｄ’Ｏは並列データ入力端
子、ＤＳは直列データ入力端子。
９．、ＱＯはＮ個のフリップフロップの出力、 ＤＮ−
１、ＤＮ−２ｍ 、 、 、Ｄ’Ｏは並列データ入力端
子、ＤＳは直列データ入力端子。
以 上
出願人 株式会社諏訪精工舎
箋１図
ｖ３回
［）Ｎ−＋−［）ｏ −ヘＤ←
篤４０
Claims (1)
- Ｎビットのシフトレジスタの回路構成をＮビットの並列
信号のラッチ回路としても用いられるよう変更し、該シ
フトレジスタとデータ入力の直列・並列切換制御回路か
ら成フ、命令又は外部制御信号によってＮビットの直列
データでも並列データでも入力可能なことを特徴とする
マイクロプロセッサのデータ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126660A JPS6019272A (ja) | 1983-07-12 | 1983-07-12 | マイクロプロセツサのデ−タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126660A JPS6019272A (ja) | 1983-07-12 | 1983-07-12 | マイクロプロセツサのデ−タ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019272A true JPS6019272A (ja) | 1985-01-31 |
Family
ID=14940712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126660A Pending JPS6019272A (ja) | 1983-07-12 | 1983-07-12 | マイクロプロセツサのデ−タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239613A (ja) * | 1985-04-16 | 1986-10-24 | 松下電器産業株式会社 | 油浸コンデンサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793434A (en) * | 1980-12-01 | 1982-06-10 | Fujitsu Ltd | Serial port system |
-
1983
- 1983-07-12 JP JP58126660A patent/JPS6019272A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793434A (en) * | 1980-12-01 | 1982-06-10 | Fujitsu Ltd | Serial port system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239613A (ja) * | 1985-04-16 | 1986-10-24 | 松下電器産業株式会社 | 油浸コンデンサ |
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