JPH10112635A

JPH10112635A - レジスタ回路とそれを用いた順序回路及びパイプライン回路

Info

Publication number: JPH10112635A
Application number: JP8266365A
Authority: JP
Inventors: Kunio Morimoto; 邦夫森本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-10-07
Filing date: 1996-10-07
Publication date: 1998-04-28

Abstract

(57)【要約】【課題】遅延型ラッチ回路としても動作するエッジト
リガのレジスタ回路を実現する。【解決手段】制御信号ＣＴＬが“Ｌ”のとき、クロッ
ク制御回路６０はクロック信号ＣＫを分岐し、マスター
ラッチ回路４０とスレーブラッチ回路５０に対してクロ
ック信号ＣＫ_m1，ＣＫ_m2とそれらを反転したＣＫ_s1，Ｃ
Ｋ_s2をそれぞれ与える。各クロック信号ＣＫ_m1，Ｃ
Ｋ_m2，ＣＫ_s1，ＣＫ_s2によって、各ラッチ回路４０，５
０は、エッジトリガのレジスタ回路として動作し、クロ
ック信号ＣＫの立上りに同期してデータを出力端子Ｑか
ら出力する。制御信号ＣＴＬが“Ｈ”になると、クロッ
ク制御回路６０中のＯＲ回路６２でクロック信号Ｃ
Ｋ_m1，ＣＫ_m2が“Ｈ”に固定され、ラッチ回路５０がイ
ンバータ５３のみの回路になる。この状態では、レジス
タ回路は遅延型ラッチ回路として動作することになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタを搭載する大規模集積回路（以下、ＣＭＯＳＬＳＩ
という）のテスト容易化回路やプロセッサのパイプライ
ン回路等に使用されるエッジトリガのレジスタ回路と、
それを用いた順序回路及びパイプライン回路に関するも
のである。

【０００２】

【従来の技術】従来、この様な分野の技術としては、例
えば次の文献に記載されるものがあった。文献；Neil H.E.Weste＆Kamraneshraghian著“Priciple
s of VLSI Design”（1994-4）Addison-Wesley発行、
（米国）、P.19-21,317-323 図２は、ＣＭＯＳＬＳＩに使用されている従来のレジス
タ回路を示す回路図である。このレジスタ回路は、１ビ
ットのエッジトリガのレジスタ回路であり、マスターラ
ッチ回路部１と、該マスターラッチ回路部１の出力点Ｎ
に接続されたスレーブラッチ回路２とを備えている。マ
スターラッチ回路部１は、２個のトランファゲート３，
４と、インバータ５，６とを有している。トランファゲ
ート３は入力端子Ｄに接続され、このトランスファゲー
ト３の出力側には、インバータ５の入力端子が接続され
ている。インバータ５の出力端子は、マスターラッチ回
路部１の出力点Ｎに接続されると共に、インバータ６の
入力端子に接続され、このインバータ６の出力端子がト
ランスファゲート４を介してインバータ５の入力端子に
接続されている。

【０００３】トランスファゲート３及び４には、クロッ
ク端子Ｃに入力されたクロックＣＫがそのまま与えられ
ると共に、そのクロックＣＫのレベルをインバータ７で
反転させたクロックＣＫ／が与えられるようになってい
る。トランスファゲート３は、データ入力端子Ｄとイン
バータ５の入力端子の間に並列に設けられたＮＭＯＳ３
ａとＰＭＯＳ３ｂとで構成され、ＮＭＯＳ３ａのゲート
にクロックＣＫ／が与えられ、ＰＭＯＳ３ｂのゲートに
クロックＣＫが与えられる接続になっている。トランス
ファゲート４は、インバータ６の出力端子とインバータ
５の入力端子の間に並列に設けられたＮＭＯＳ４ａとＰ
ＭＯＳ４ｂとで構成され、ＮＭＯＳ４ａのゲートにクロ
ックＣＫが与えられ、ＰＭＯＳ４ｂのゲートにクロック
ＣＫ／が与えられる接続になっている。スレーブラッチ
回路部２は、２個のトランファゲート８，９と、インバ
ータ１０，１１とを備えている。トランファゲート８は
マスターラッチ回路１の出力点Ｎに接続され、このトラ
ンスファゲート８の出力側には、インバータ１０の入力
端子が接続されている。インバータ１０の出力端子は、
スレーブラッチ回路２の出力点であるとともにレジスタ
回路の出力端子である端子Ｑと、インバータ１１の入力
端子に接続されている。インバータ１１の出力端子がト
ランスファゲート９を介してインバータ１０の入力端子
に接続されている。

【０００４】トランスファゲート８は、出力点Ｎとイン
バータ１０の入力端子の間に並列に設けられたＮＭＯＳ
８ａとＰＭＯＳ８ｂとで構成され、ＮＭＯＳ８ａのゲー
トにクロックＣＫが与えられ、ＰＭＯＳ８ｂのゲートに
クロックＣＫ／が与えられる接続になっている。トラン
スファゲート９は、インバータ１１の出力端子とインバ
ータ１０の入力端子の間に並列に設けられたＮＭＯＳ９
ａ及びＰＭＯＳ９ｂで構成され、ＮＭＯＳ９ａのゲート
にクロックＣＫ／が与えられ、ＰＭＯＳ９ｂのゲートに
クロックＣＫが与えられる接続になっている。ここで、
図２の１ビットレジスタ回路の動作を説明する。クロッ
ク端子Ｃに与えられたクロック信号ＣＫがローレベル
（以下、“Ｌ”という）のとき、クロックＣＫ／はハイ
レベル（以下、“Ｈ”という）になる。よって、トラン
スファゲート３がオン状態になるので、端子Ｄから入力
されたデータは、インバータ５で負論理になって出力点
Ｎに達する。

【０００５】このとき、トランスファゲート８はオフ状
態なので、出力端子Ｑからデータが出力されない。つぎ
に、クロック信号ＣＫが“Ｈ”に遷移すると、トランス
ファゲート３がオフ、トランスファゲート４がオン状態
になる。そのため、クロック信号ＣＫが“Ｌ”のとき出
力点Ｎに達していた負論理のデータが、インバータ６を
通って正論理になり、インバータ５に帰還される。これ
により、データがインバータ５，６の間で安定状態で保
持される。出力点Ｎで負論理で保持されたデータは、オ
ン状態になったトランスファゲート８を通過すると共に
インバータ１０を介して正論理になり、レジスタ回路の
出力端子Ｑから出力される。次に、クロック信号ＣＫが
“Ｌ”になると、トランスファゲート８がオフ状態、ト
ランスファゲート９がオン状態になる。クロック信号Ｃ
Ｋが“Ｈ”のときに、出力端子Ｑに達していた正論理の
データは、インバータ１１を通って負論理になり、イン
バータ１０に帰還される。よって、インバータ１０，１
１の間でデータが安定状態となり、クロック信号ＣＫが
“Ｌ”の間、その状態が保持される。

【０００６】つまり、最初のクロック信号ＣＫが“Ｌ”
の時に入力されたデータは、クロック信号ＣＫが“Ｈ”
になるとすぐ出力端子Ｑから出力され、“Ｈ”の間はイ
ンバータ５，６で保持される。次のクロック信号ＣＫが
“Ｌ”の間には、データがインバータ１０，１１で保持
され（このとき、インバータ５，６には次のデータが入
力されている。）、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号ＣＫが“Ｌ”から“Ｈ”へ立上がるタイミングで出
力され、次にクロック信号ＣＫが“Ｌ”から“Ｈ”へ立
上がるまでそのデータは保持される。これが、エッジト
リガのレジスタ回路の動作である。続いて、このレジス
タ回路を用いた従来の順序回路について、図３を参照し
て説明する。

【０００７】図３は、従来のレジスタ回路を用いた順序
回路を示す回路図である。この順序回路は、エッジトリ
ガの２個のレジスタ回路２１，２２と、その間に接続さ
れた組合わせ回路２３とで構成された簡単な順序回路で
ある。各レジスタ回路２１，２２は、例えば図２と同様
の回路構成であり、組合わせ回路２３は、インバータや
ＡＮＤゲート等の論理ゲートを有するものとする。この
ような順序回路では、レジスタ回路２１のデータ入力端
子Ｄに入力された入力データｄｉｎが、クロックＣＫの
立上がりに同期してレジスタ回路２１から出力される。
データｄｉｎは、組合わせ回路２３中のゲートによって
加工または制御された後、レジスタ回路２２へ入力され
る。レジスタ回路２２は、組合わせ回路２３から与えら
れたデータを、クロック信号ＣＫの立上がりに同期して
取り込み、これを順序回路の出力の出力データＯＵＴと
して出力する。以上のように順序回路は、入力データｄ
ｉｎをクロック信号ＣＫに同期して取り込み、それをを
組合わせ回路２３で加工や制御しながら転送する回路で
あり、転送が回路に使用されたレジスタ回路の段数分行
われることになる。データｄｉｎに対応する最終的な出
力データＯＵＴは、そのレジスタ回路２１，２２の段数
分のクロックＣＫの立ち上がり分おくれる。

【０００８】次に、エッジトリガのレジスタ回路を用い
たマイクロプロセッサにおけるパイプライン回路につい
て、図４及び図５を参照しつつ、説明する。図４は、従
来のレジスタ回路を用いた３段のパイプライン回路３１
〜３３を示すブロック図であり、図５は、図４中のレジ
スタ回路部を示す回路図である。図４のパイプライン回
路は、入力段のレジスタ部３１、中間段のレジスタ部３
２及び出力段のレジスタ部３３と、これら３段のレジス
タ部３１，３２，３３の間にそれぞれ接続された２つの
組合わせ回路３４，３５とを備えている。各レジスタ部
３１，３２，３３のクロック端子ＣＬＫには、クロック
信号にＣＫが共通に入力される接続である。レジスタ部
３１に複数ビットの入力データ群ＩＮｓが与えられ、レ
ジスタ回路３３から複数ビットの出力データ群ＯＵＴｓ
が出力される構成になっている。

【０００９】各レジスタ部３１〜３３は、図５のよう
に、例えば４ビットのレジスタ回路３６，３７，３８，
３９をそれぞれ有している。各レジスタ回路３６〜３９
の内部の構成は図２と同様であり、それぞれデータ入力
端子Ｄとデータ出力端子Ｑとクロック端子Ｃと有してい
る。各レジスタ回路３６〜３９のクロック端子Ｃは共通
に端子ＣＬＫに接続されている。各レジスタ回路３６〜
３９のデータ入力端子Ｄには、１ビットのデータＤ₁〜
Ｄ₄がそれぞれ与えられ、各出力端子ＱからデータＱ₁
〜Ｑ₄が出力されるようになっている。即ち、レジスタ
部３１〜３３は、パラレルに入力された４ビットの情報
をそれぞれパラレルに保持して出力する構成になってい
る。ここで、レジスタ部３２のように中間段に設けられ
たレジスタ部の機能を説明する。

【００１０】組合わせ回路３４におけるゲート遅延時間
をＴＰＤ34とし、組合わせ回路３５のゲート遅延時間を
ＴＰＤ35とすると、両方の組合わせ回路３４，３５での
遅延時間ＴＤＰ34＋ＴＰＤ35が、クロック信号ＣＫの１
周期よりも長いと、データの転送に失敗して同じデータ
が複数回出力される。そこで、組合わせ回路３４と３５
の間に、レジスタ部３２を設けることにより、遅延時間
ＴＤＰ35がクロック信号ＣＫの１周期よりも小さくな
り、遅延時間ＴＤＰ35がクロック信号ＣＫの１周期より
も小さくなる。即ち、組合わせ回路を３４と３５に分割
してその間にレジスタ部３２にを設けることにより、高
速のクロック信号の１周期が遅延時間ＴＤＰ35＋ＴＰＤ
34よりも短いときでも、クロック信号ＣＫの立上り同期
して入力順に出力データを出力することが可能になって
いる。このようにパイプライン回路は、中間段のレジス
タ部を備えている。レジスタ部３１〜３３の段数がパイ
プライン回路の段数である。入力段のレジスタ部３１に
入力されたデータ群ＩＮs が、組合わせ回路３４，３５
で加工されながら出力段のレジスタ部３５に転送され、
転送されたデータ群ＯＵＴs は、クロック信号ＣＫが３
回立上がったのちに出力される。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
レジスタ回路を用いたＣＭＯＳＬＳＩの順序回路やパイ
プライン回路には、次のような課題があった。ＣＭＯＳ
ＬＳＩの故障をテストする場合、通常、テスト対象の回
路に対してテストデータを入力し、その出力結果から故
障の有無を判定する。図３のように、従来のレジスタ回
路を用いたＣＭＯＳＬＳＩの順次回路においては、レジ
スタ回路２１，２２の間に接続された組合わせ回路２３
の故障をテストするために、まずレジスタ回路２１にテ
ストデータを与える。このテストデータは、クロック信
号ＣＫが立上ってはじめて組合わせ回路２３に提供さ
れ、次にクロック信号ＣＫが立上ってはじめてレジスタ
回路２２に入力されて外部に出力される。つまり、２ク
ロック後でないとテスト結果が見られない。よって、回
路規模が大きくて回路に使用されるレジスタ回路が直列
につながる数が多くなると、また、クロック信号ＣＫの
周期が長い回路になればなるほど、テストに要する時間
が増大する。一方、図４のようなパイプライン回路を使
用するプロセッサにおいては、低消費電力化等のため
に、動作クロックＣＫを高速モードと低速モードに分け
て使用する場合がある。ところが、パイプライン回路の
段数は高速モードに対応して設計されているので、低速
モードではクロック信号ＣＫの周期が長くなるにもかか
わらず、データを伝達するその段数は変化しない。即
ち、無駄に処理速度が遅められている。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうち第１の発明は、第１のレベル及び第２
のレベルの２値が交互に繰り返されるクロック信号を入
力し、該クロック信号が第１のレベルの期間に与えられ
たデータを該クロック信号が第２のレベルの期間に保持
するマスターラッチ回路部と、前記マスターラッチ回路
部に接続され、前記クロック信号を入力し、該クロック
信号が前記第２のレベルの期間に前記マスターラッチ回
路部から与えられたデータを該クロック信号が第１のレ
ベルの期間に保持するスレーブラッチ回路部とを備え、
前記クロック信号が第１のレベルから第２のレベルに遷
移するエッジに同期して前記スレーブラッチ回路部の出
力端子から前記データを出力し、該クロック信号の次の
周期のエッジがくるまで該データを保持するエッジトリ
ガのレジスタ回路において、次のようなクロック制御回
路部を設けている。

【００１３】クロック制御回路部は、前記クロック信号
を前記マスターラッチ回路部に入力する第１のクロック
信号と前記スレーブラッチ回路部に入力する第２のクロ
ック信号に分岐し、外部から活性化した制御信号が与え
られたときに、該第１のクロック信号または該第２のク
ロック信号のうちのいずれか一方のレベルを不動にする
かまたは反転させる構成にしている。

【００１４】第２の発明は、第１のレベル及び第２のレ
ベルの２値が交互に繰り返されるクロック信号を入力
し、該クロック信号が第１のレベルの期間に与えられた
データを該クロック信号が第２のレベルの期間に保持す
るマスターラッチ回路部と、前記マスターラッチ回路部
に接続され、前記クロック信号を入力し、該クロック信
号が前記第２のレベルの期間に前記マスターラッチ回路
部から与えられたデータを該クロック信号が第１のレベ
ルの期間に保持するスレーブラッチ回路部とを有し、前
記クロック信号が第１のレベルから第２のレベルに遷移
するエッジに同期して前記スレーブラッチ回路部の出力
端子から前記データを出力し、該クロック信号の次の周
期の該エッジがくるまで該データを保持するエッジトリ
ガの任意数のレジスタ回路と、前記レジスタ回路の間に
接続され、与えられたデータに対する加工または制御を
行う組合わせ回路とを、備えた順序回路において、次の
ような構成にしている。即ち、順序回路中のレジスタ回
路を、組合わせ回路の故障の有無をテストする際に、前
記制御信号として活性化したテストモード信号が与えら
れる第１の発明のレジスタ回路で構成している。

【００１５】第３の発明は、動作速度がクロック信号の
速度の高速と低速の切替えで設定され、その設定された
動作速度でプログラムに従ったデータ処理を行うプロセ
ッサに設けられ、前記データに対する加工または制御を
行う複数の組合わせ回路と、前記複数の組合わせ回路の
間に接続され、両側に接続した該組合わせ回路における
データ転送の遅延時間を前記クロック信号の高速時の周
期よりも短くなるようにそれぞれ設定する任意数のレジ
スタ回路とを、備えたパイプライン回路において、その
任意数のレジスタ回路を、前記クロック信号が低速のと
きには活性化したモード切替え信号が前記制御信号とし
て与えられる第１の発明のレジスタ回路で構成してい
る。第１の発明によれば、以上のようにレジスタ回路を
構成したので、活性化した制御信号が入力されていない
状態では、クロック制御回路部でクロック信号が第１の
クロック信号と第２のクロック信号に分岐され、第１の
クロック信号がマスターラッチ回路部に与えられ、第２
のクロック信号がスレーブラッチ回路部に与えられる。
クロック信号が第１のレベルであって第１のクロック信
号が第１のレベルのときに、マスターラッチ回路部に入
力されたデータが該クロック信号が第２のレベルになる
と、そのマスターラッチ回路部に保持される。このとき
スレーブラッチ回路部は、マスターラッチ回路部から与
えられたデータを取込んでクロック信号が第２のレベル
になるとそれを保持する。よって、活性化した制御信号
が入力されていない状態のレジスタ回路では、クロック
信号が第２のレベルに遷移するエッジに同期して、スレ
ーブラッチ回路部の出力端子からデータが出力される。

【００１６】ここで、活性化した制御信号が与えられた
場合、クロック制御回路部が、例えば第２のクロック信
号のレベルを第１のレベルに固定すると、スレーブラッ
チ回路部はクロック信号のレベルに対応したラッチ動作
を行わなくなり、マスターラッチ回路部から与えられた
データを直ぐに出力する。即ち、レジスタ回路は、活性
化した制御信号が与えられた場合には、マスターラッチ
回路部のみ有効に機能して遅延型ラッチ回路と同様の動
作を行うようになる。第２の発明によれば、順序回路中
のレジスタ回路は第１の発明のレジスタ回路で構成され
ている。そのレジスタ回路に活性化したテストモード信
号を与え、例えば所望のタイミングでクロック信号を第
１のレベルに固定することにより、レジスタ回路中のマ
スターラッチ回路部とスレーブラッチ回路部とが、入力
データを共に透過するようになり、順序回路があたかも
組合わせ回路のみの回路になる。第３の発明によれば、
クロック信号の速度が低速の場合に、第１の発明のレジ
スタ回路で構成されたパイプライン回路中のレジスタ回
路に対して、活性化したモード切替え信号を与えること
により、例えばクロック信号が第１のレベルになったと
きに、レジスタ回路がデータを透過する。即ち、そのレ
ジスタ回路がパイプラインの段数から除かれる。従っ
て、前記課題を解決できるのである。

【００１７】

【発明の実施の形態】第１の実施形態図１は、本発明の第１の実施形態を示すレジスタ回路の
回路図である。このレジスタ回路は、マスターラッチ回
路部４０と、該マスターラッチ回路部４０の出力点Ｎに
接続されたスレーブラッチ回路部５０と、クロック制御
回路部６０とを備えている。クロック制御回路部６０に
は、クロック端子Ｃを介してクロック信号ＣＫが入力さ
れ、制御端子ＴＲＣを介して制御信号ＣＴＬが与えられ
る接続である。クロック制御回路部６０からマスターラ
ッチ回路部４０に対しては後述するクロック信号ＣＫ_m1
とクロック信号ＣＫ_m2とが与えられ、クロック制御回路
部６０からスレーブラッチ回路部５０に対しては後述す
るクロック信号ＣＫ_s1とクロック信号ＣＫ_s2とが与えら
れようになっている。マスターラッチ回路部４０及びス
レーブラッチ回路部５０は、従来の図２と同様の構成で
ある。マスターラッチ回路部４０は、２個のトランファ
ゲート４１，４２と、２個のインバータ４３，４４とを
有している。トランファゲート４１はデータ入力端子Ｄ
に接続され、このトランスファゲート４１の出力側に
は、インバータ４３の入力端子が接続されている。イン
バータ４３の出力端子は、マスターラッチ回路部４０の
出力点Ｎに接続されると共に、インバータ４４の入力端
子に接続され、このインバータ４４の出力端子がトラン
スファゲート４２を介してインバータ４４の入力端子に
接続されている。

【００１８】トランスファゲート４１は、データ入力端
子Ｄとインバータ４３の入力端子の間に並列に設けられ
たＮＭＯＳ４１ａとＰＭＯＳ４１ｂとで構成され、ＮＭ
ＯＳ４１ａのゲートにはクロック信号ＣＫ_m2が与えら
れ、ＰＭＯＳ４１ｂのゲートにクロック信号ＣＫ_m1が与
えられる接続になっている。トランスファゲート４２
は、インバータ４４の出力端子とインバータ４３の入力
端子の間に並列に並列に設けられたＮＭＯＳ４２ａとＰ
ＭＯＳ４２ｂとで構成され、ＮＭＯＳ４２ａのゲートに
はクロック信号ＣＫ_m1が与えられ、ＰＭＯＳ４２ｂのゲ
ートにクロック信号ＣＫ_m1が与えられる接続になってい
る。スレーブラッチ回路部５０は、２個のトランファゲ
ート５１，５２と、２個のインバータ５３，５４とを備
えている。トランファゲート５１はマスターラッチ回路
１の出力点Ｎに接続され、このトランスファゲート５１
の出力側には、インバータ５３の入力端子が接続されて
いる。インバータ５３の出力端子は、スレーブラッチ回
路部５０の出力点であるとともにレジスタ回路の出力端
子である端子Ｑに接続され、さらに、インバータ５４の
入力端子に接続されている。インバータ５４の出力端子
が、トランスファゲート５２を介してインバータ５３の
入力端子に接続されている。

【００１９】トランスファゲート５１は、マスターラッ
チ回路部４０の出力点Ｎとインバータ５３の入力端子の
間に並列に設けられたＮＭＯＳ５１ａとＰＭＯＳ５１ｂ
とで構成されている。ＮＭＯＳ５１ａのゲートにはクロ
ック信号ＣＫ_s1が与えられ、ＰＭＯＳ５１ｂのゲートに
はクロック信号ＣＫ_s2が与えられる接続になっている。
トランスファゲート５２は、インバータ５４の出力端子
とインバータ５３の入力端子の間に並列に並列に設けら
れたＮＭＯＳ５２ａとＰＭＯＳ５２ｂとで構成され、Ｎ
ＭＯＳ５２ａのゲートにはクロック信号ＣＫ_s2が与えら
れ、ＰＭＯＳ４２ｂのゲートにクロック信号ＣＫ_s1が与
えられる接続になっている。クロック制御回路部６０に
おいて、クロック端子Ｃに入力されたクロック信号ＣＫ
は、３本の配線によって分岐されている。その配線の１
本は、クロック信号ＣＫをそのままクロック信号ＣＫ_m1
としてＰＭＯＳ４１ｂとＮＭＯＳ４２ａのゲートに伝達
する配線である。他の一本はインバータ６１に接続され
ている。インバータ６１はクロック信号ＣＫのレベルを
反転させて、ＮＭＯＳ４１ａ及びＰＭＯＳ４２ｂのゲー
トに与えるクロック信号ＣＫ_m2を生成するものである。
クロック端子Ｃに接続された配線のうち残りの１本は、
２入力ＯＲゲート６２の一方の入力端子に接続されてい
る。ＯＲゲート６２の他方の入力端子は制御端子ＴＲＣ
に接続されている。

【００２０】ＯＲゲート６２は、活性化した制御信号Ｃ
ＴＬが与えられていない場合は、クロック信号ＣＫをそ
のままクロック信号ＣＫ_s1として出力し、活性化した制
御信号ＣＴＬが与えられている場合には、クロック信号
ＣＫ_s1のレベルを不動にするものである。ＯＲゲート６
２の出力側は、インバータ６３に接続されると共に、ス
レーブラッチ回路部５０中のＮＭＯＳ５１ａのゲート及
びＰＭＯＳ５２ｂのゲートに接続されている。インバー
タ６３は、クロック信号ＣＫ_s1のレベルを反転してクロ
ック信号ＣＫ_s2を生成するものであり、該インバータ６
３の出力側が、スレーブラッチ回路部５０中のＰＭＯＳ
５１ｂのゲート及びＮＭＯＳ５２ａのゲートに接続され
ている。次に、クロック制御回路部６０を設けた１ビッ
トのレジスタ回路の動作を、制御信号ＣＴＬが“Ｌ”の
とき［１］と、制御信号ＣＴＬが“Ｈ”のとき［２］と
に別けて説明する。

【００２１】［１］制御信号ＣＴＬが“Ｌ”のときクロック信号ＣＫのレベルが第１のレベルである“Ｌ”
の期間には、クロック信号ＣＫ_m1が“Ｌ”、及びクロッ
ク信号ＣＫ_m2が“Ｈ”になるので、トランスファゲート
４１がオン状態になり、データ入力端子Ｄから入力され
たデータは、インバータ４３で負論理になって出力点Ｎ
に達する。このとき、トランスファゲート５１はオフ状
態なので、出力端子Ｑからデータが出力されない。クロ
ック信号ＣＫが第２のレベルの“Ｈ”に遷移すると、ク
ロック信号ＣＫ_m1が“Ｈ”、及びクロック信号ＣＫ_m2が
“Ｌ”になるので、トランスファゲート４１がオフ、ト
ランスファゲート４２がオン状態になる。そのため、ク
ロック信号ＣＫが“Ｌ”のとき出力点Ｎに達していた負
論理のデータが、インバータ４４を通って正論理にな
り、インバータ４３に帰還される。これにより、データ
がインバータ４３，４４の間で安定状態で保持される。
また、この時には、クロック信号ＣＫ_s1が“Ｈ”、クロ
ック信号ＣＫ_s2が“Ｌ”になっているので、出力点Ｎで
負論理で保持されたデータは、オン状態になったトラン
スファゲート５１を通過し、インバータ５３を介して正
論理になる。正論理になったデータがレジスタ回路の出
力端子Ｑから出力される。次に、クロック信号ＣＫが
“Ｌ”になると、クロック信号ＣＫ_s1が“Ｌ”、クロッ
ク信号ＣＫ_s2が“Ｈ”になり、トランスファゲート５１
がオフ状態、及びトランスファゲート５２がオン状態に
なる。そのため、クロック信号ＣＫが“Ｈ”のときに出
力端子Ｑに達していた正論理のデータは、インバータ５
４を通って負論理になり、インバータ５３に帰還入力さ
れる。よって、インバータ５４，５３の間でデータが安
定状態となり、クロック信号ＣＫが“Ｌ”の間のその状
態が保持される。

【００２２】つまり、最初のクロック信号ＣＫが“Ｌ”
の時の入力データは、クロック信号ＣＫが“Ｈ”になる
とすぐ出力端子Ｑから出力され、“Ｈ”の間はインバー
タ５，６で保持される。次のクロック信号ＣＫが“Ｌ”
の間には、データがインバータ５３，５４で保持され
（このとき、インバータ４３，４４には次のデータが入
力されている。）、この間ずっとデータが出力されるこ
とになる。換言すると、入力されたデータは、クロック
信号ＣＫが“Ｌ”から“Ｈ”へ立上がるタイミングでデ
ータを出力開始し、次にクロック信号ＣＫが立上がるま
でそのデータを保持する。このように、図１のレジスタ
回路は、制御信号ＣＴＬが“Ｌ”の期間には、従来のエ
ッジトリガのレジスタ回路と同様の動作をする。

【００２３】［２］制御信号ＣＴＬが““Ｈ”のときクロック信号ＣＫのレベルが“Ｌ”の期間には、クロッ
ク信号ＣＫ_m1が“Ｌ”、及びクロック信号ＣＫ_m2が
“Ｈ”になるので、トランスファゲート４１がオン状態
になり、データ入力端子Ｄから入力されたデータは、イ
ンバータ４３で負論理になって出力点Ｎに達する。一
方、クロック信号ＣＫ_s1は、ＯＲゲート６２におけるク
ロック信号ＣＫと制御信号ＣＴＬとの論理出力であるか
ら、該制御信号ＣＴＬが“Ｈ”の期間ずっと“Ｈ”にな
っている。そのため、このときトランスファゲート５１
がオン状態であり、出力点Ｎに達したデータは、インバ
ータ５３で正論理に変換されて出力端子Ｑを介して出力
される。ここで、トランスファゲート５２はオフ状態の
ままであり、スレーブラッチ回路部５０は、インバータ
５３のみのインバータ回路と等価になる。

【００２４】クロック信号ＣＫが“Ｈ”に遷移すると、
クロック信号ＣＫ_m1が“Ｈ”、及びクロック信号ＣＫ_m2
が“Ｌ”になるので、トランスファゲート４１がオフ
し、トランスファゲート４２がオン状態になる。そのた
め、クロック信号ＣＫが“Ｌ”のとき出力点Ｎにあった
負論理のデータが、インバータ４４を通って正論理にな
り、インバータ４３に帰還入力される。これにより、デ
ータがインバータ４３，４４の間で、クロック信号ＣＫ
が“Ｈ”の期間、安定状態で保持される。一方、スレー
ブラッチ回路部５０は、そのままインバータ５３のイン
バータ回路であるため、出力点Ｎ上の負論理のデータ
が、インバータ５３で正論理に変換されて出力端子Ｑを
介して出力される。よって、図１のレジスタ回路では、
クロック信号ＣＫがＬの期間に入力されたデータがその
まま出力され、クロック信号ＣＫが“Ｌ”から“Ｈ”に
遷移するときに入力されているデータが、その“Ｈ”の
期間保持される。即ち、このレジスタ回路は遅延型ラッ
チ回路と同等の働きをする。以上のように、この第１の
実施形態では、マスターラッチ回路部４０とスレーブラ
ッチ回路部５０を有して従来のエッジトリガのレジスタ
として動作するレジスタ回路に、クロック制御回路部６
０を設けている。クロック制御回路部６０は、マスター
ラッチ回路部４０とスレーブラッチ回路部５０に与える
クロック信号をわけ、外部からの制御信号ＣＴＬに基づ
きスレーブラッチ回路部５０に与えるクロック信号ＣＫ
_s1，ＣＫ_s2のレベルを不動にする構成にしている。その
ため、制御信号ＣＴＬのレベルに応じて、レジスタ回路
をエッジトリガのレジスタとして動作させることと、遅
延型ラッチ回路として動作させることが可能になり、一
つの回路で２つの動作モードが得られる。

【００２５】第２の実施形態図６は、本発明の第２の実施形態を示すレジスタ回路を
用いた順序回路の回路図である。この順序回路は、２個
のレジスタ回路７１，７２と、その間に接続された組合
わせ回路７３とを備えている。各レジスタ回路７１，７
２は、第１の形態で説明したクロック制御回路部６０を
設けた図１のレジスタ回路で構成され、データ入力端子
Ｄと出力端子Ｑとクロック端子Ｃと制御端子ＴＲＣとを
それぞれ有している。各クロック端子Ｃは順次回路のク
ロック端子ＣＬＫに接続され、各制御端子ＴＲＣはテス
ト端子Ｔに接続されている。つまり、各レジスタ回路７
１，７２のクロック端子Ｃにクロック端子ＣＬＫを介し
てクロックＣＫがそれぞれ与えられ、制御端子ＴＲＣに
制御信号としてテストモード信号ＴＳＴがテスト端子Ｔ
を介して与えられる構成になっている。

【００２６】組合わせ回路７３は、与えられたデータを
加工したり、制御したりするものであり、ＡＮＤゲート
やＯＲゲート等の複数の論理ゲートで構成されている。
入力データｄ_inは、レジスタ回路７１のデータ入力端子
Ｄに与えるられるようになっている。レジスタ回路７１
の出力端子Ｑが、組合わせ回路７３に接続され、この組
合わせ回路７３で加工または制御されたデータｄ１が、
レジスタ回路７２のデータ入力端子Ｄに与えられる接続
になっている。そして、レジスタ回路７２の出力端子Ｑ
からデータｄ１が出力されるようになっている。図７
は、図６の動作を説明するタイムチャートであり、この
図７を参照しつつ、順序回路の動作を説明する。

【００２７】クロック信号ＣＫの１周期毎に、入力デー
タｄｉｎの列ＤＡＴＡ１，ＤＡＴＡ２，…が順次レジス
タ回路７１に入力される。モード信号ＴＳＴが“Ｌ”の
非活性の状態では、レジスタ回路７１の制御端子ＴＲＣ
にはその“Ｌ”が入力されるので、第１の実施形態で説
明したようにレジスタ回路７１は、クロック信号ＣＫの
立上りに同期して入力データｄｉｎの列ＤＡＴＡ１，Ｄ
ＡＴＡ２，…を順次出力する。データｄｉｎの列ＤＡＴ
Ａ１，ＤＡＴＡ２，…は、組合わせ回路７３に供給さ
れ、ここで加工または制御されたのち、レジスタ回路７
２に順に入力される。レジスタ回路７２にはレジスタ回
路７１と同じクロックＣＫとテストモード信号ＴＳＴが
入力されている。そのため、各データＤＡＴＡ１，ＤＡ
ＴＡ２，…の加工または制御されたデータｄ１の列ＤＡ
ＴＡ１^*，ＤＡＴＡ２^*，…は、クロック信号ＣＫの立
上りに同期すると共に、レジスタ回路７１での出力タイ
ミングから１周期遅れて、レジスタ回路７２の出力端子
Ｑから順に出力される。即ち、テストモード信号ＴＳＴ
が“Ｌ”のとき、通常の順序回路の動作が行われ、入力
されたデータが組合わせ回路７３によって加工または制
御されてレジスタ回路７１，７２の数分だけ遅延して出
力される。

【００２８】テストモード信号ＴＳＴが“Ｈ”のときに
は、各レジスタ回路７１，７２の端子ＴＲＣに“Ｈ”が
共通に入力されるので、第１の実施形態で説明したよう
に、クロック信号ＣＫが“Ｌ”の期間、各レジスタ回路
７１，７２はデータを透過する。このことを利用し、順
序回路をテストするときには、図７のように、テストモ
ード信号ＴＳＴを“Ｈ”にすると共に、クロック信号Ｃ
Ｋを所望のタイミングで“Ｌ”にする。テストモード信
号ＴＳＴが“Ｈ”でクロック信号ＣＫが“Ｌ”の期間、
入力されたデータｄｉｎの列ＤＡＴＡ１，ＤＡＴＡ２，
…は、レジスタ７１を透過して組合わせ回路７３に入力
され、該組合わせ回路７３で加工または制御されたの
ち、レジスタ回路７３へ入力される。データＤＡＴＡ
１，ＤＡＴＡ２，…の加工または制御されたデータｄ１
の列ＤＡＴＡ１^*，ＤＡＴＡ２^*，…は、レジスタ回路
７３を透過して出力される。レジスタ回路７２を透過し
て出力されるデータｄ１の列ＤＡＴＡ１^*，ＤＡＴＡ２
^*，…は、組合わせ回路７３におけるゲート遅延時間Ｔ
ＰＤ₇₃だけ、データｄｉｎの列ＤＡＴＡ１，ＤＡＴＡ
２，…から遅れる。なお、実際にはレジスタ回路７１，
７２中のトランスファゲートやイバータ等による遅延あ
るが、これらはゲート遅延時間ＴＰＤ₇₃に比べて小さい
く、無視できる。このように、テストモード信号ＴＳＴ
を“Ｈ”にすると共に、クロック信号ＣＫを“Ｌ”にす
ることで、レジスタ回路７１，７２がないのと等価にな
り、実質的に順序回路を組合わせ回路７３のみの回路に
することができる。

【００２９】以上のように、この第２の実施形態では、
順序回路中のレジスタ回路に第１の実施形態のレジスタ
回路７１，７２を適用したので、テストモード信号ＴＳ
Ｔを“Ｌ”にすることで、通常の順序回路としての動作
をする。また、切替え信号ＴＳＴを“Ｈ”にすること
で、エッジトリガのレジスタ回路７１，７２を、遅延型
ラッチ回路として動作させることができ、入力データを
そのまま透過させることが可能になる。よって、順序回
路を実質的に組合わせ回路７３のみの回路にできるの
で、入力データｄｉｎに対応する出力データｄ１をゲー
ト遅延時間ＴＰＤ₇₃のみの遅れで取り出すことが可能に
なる。そのため、ＣＭＯＳＬＳＩを出荷する際に該ＬＳ
Ｉ中のゲートの故障をテストするときに、素早くその結
果が得られる。この効果は、順序回路の回路規模が大き
くなり、使用されるレジスタ回路７１，７２の数が多け
れば多いほど顕著に現れ、ＣＭＯＳＬＳＩのテスト時間
を短縮することができる。そのうえ、クロック信号ＣＫ
の同期タイミングを考慮する必要がなくなり、回路が複
雑になればなるほど、テストデータの作成が容易にな
る。

【００３０】第３の実施形態図８は、本発明の第３の実施形態を示すパイプライン回
路の回路図であり、図９は、図８中のレジスタ部８２を
示す回路図である。図８のパイプライン回路は、動作速
度がクロック速度の高速と低速の切替えで設定されてプ
ログラムに従ったデータ処理を行うプロセッサに設けら
れたものであり、入力段のレジスタ部８１と中間段のレ
ジスタ部８２と出力段のレジスタ部８３とを備えてい
る。３段のレジスタ部８１，８２，８３の間に、与えら
れたデータの論理演算を行う組合わせ回路８４，８５が
接続されている。このパイプライン回路を有するプロセ
ッサには、クロック信号ＣＫを入力するクロック端子Ｃ
ＬＯＣＫの他に、モード切替え信号ＣＴＬｍｏｄを入力
する切替え端子ＭＯＤが設けられている。クロック端子
ＣＬＯＣＫは、各レジスタ部８１〜８３のクロック端子
ＣＬＫに接続され、切替え端子ＭＯＤはレジスタ部８２
の有する制御端子Ｔmod に接続されている。

【００３１】各レジスタ部８１，８３は、図５と同様
に、４ビットをパラレルに処理する４個のレジスタ回路
でそれぞれ構成されている。各レジスタ部８１，８３中
の４個のレジスタ回路のクロック端子Ｃには、クロック
端子ＣＬＫからクロック信号ＣＫが共通に与えられる接
続になっている。レジスタ部８１の４個のレジスタ回路
から出力された４ビットのデータが組合わせ回路８４へ
パラレルに入力される構成であり、組合わせ回路８５か
ら転送された４ビットのデータがレジスタ回路８３の４
個のレジスタ回路にパラレルに与えられて保持されるよ
うになっている。レジスタ部８２は、図９のように４個
のレジスタ回路８２−１，８２−２，８２−３，８２−
４を有している。各レジスタ回路８２−１〜８２−４
は、第１の実施形態で説明した２つの動作モードを持
つ、図１のレジスタ回路でそれぞれ構成されており、こ
れらレジスタ回路８２−１〜８２−４のクロック端子Ｃ
には、クロック端子ＣＫＬから共通にクロック信号ＣＫ
が与えられる接続になっている。また、各レジスタ回路
８２−１〜８２−４の制御端子ＴＲＣには制御端子Ｔmo
d を介したモード切替え信号ＣＴＬｍｏｄが、制御信号
として共通に与えられる接続になっている。各レジスタ
回路８２−１〜８２−４のデータ入力端子Ｄには、１ビ
ットのデータＤ₁〜Ｄ₄がそれぞれ与えられ、各出力端
子Ｑから保持データＱ₁〜Ｑ₄が出力されるようになっ
ている。即ち、組合わせ回路８４から転送されたパラレ
ルな４ビットのデータが、レジスタ回路８２−１〜８２
−４を介して組合わせ回路８５に提供される構成になっ
ている。

【００３２】図１０は、図８の動作を示すタイムチャー
トであり、この図１０を参照しつつ、第３の実施形態の
パイプライン回路の動作を説明する。なお、図１０にお
いて、ＤＡＴＡはレジスタ部８１に入力された４ビット
のデータを表し、ＤＡＴＡ^*はＤＡＴＡが組合わせ回路
８４で加工または制御された４ビットのデータを表し、
ＤＡＴＡ^**はＤＡＴＡ^*が組合わせ回路８５で加工また
は制御された４ビットのデータを表している。クロック
信号ＣＫの速度が高速に設定されてプロセッサが高速モ
ードで動作している場合、モード端子ＭＯＤに与えられ
たモード切替え信号ＣＴＬｍｏｄは“Ｌ”になってい
る。この状態では、図１０に示すように、クロック信号
ＣＫの１周期ごとに、順次レジスタ部８１にデータＤＡ
ＴＡ１，ＤＡＴＡ２，…が順に入力され、レジスタ部８
１はクロック信号ＣＫの立上りに同期してデータＤＡＴ
Ａ１，ＤＡＴＡ２，…を順に出力する。これらのデータ
ＤＡＴＡ１，ＤＡＴＡ２，…は、組合わせ回路８４で加
工または制御されてデータＤＡＴＡ^*１，ＤＡＴＡ
^*２，…になり、該データＤＡＴＡ^*１，ＤＡＴＡ
^*２，…がレジスタ部８２に順に転送される。レジスタ
部８２の各レジスタ回路８２−１〜８２−４のクロック
端子Ｃには、レジスタ部８１と同じクロック信号ＣＫが
入力されると共に、制御端子ＴＲＣには“Ｌ”が入力さ
れているので、レジスタ部８１中の４個のレジスタ回路
と同様に、クロック信号ＣＫに同期し、かつ、レジスタ
部８１の出力タイミングから１クロック周期遅れて、デ
ータＤＡＴＡ^*１，ＤＡＴＡ^*２，…が順次出力され
る。

【００３３】データＤＡＴＡ^*１，ＤＡＴＡ^*２，…
は、組合わせ回路８５によって加工または制御されてデ
ータＤＡＴＡ^**１，ＤＡＴＡ^**２，…になる。データＤ
ＡＴＡ^**１，ＤＡＴＡ^**２，…は、順にレジスタ部８３
に入力される。レジスタ部８３中の４個のレジスタ回路
は、クロック信号ＣＫの立上りに同期し、データＤＡＴ
Ａ^**１，ＤＡＴＡ^**２，…をレジスタ部８２の出力タイ
ミングから１クロック周期遅れて順次出力する。即ち、
この高速の動作モードのときにはパイプライン回路は通
常の動作を行い、パイプライン回路に入力されたデータ
ＤＡＴＡは、組合わせ回路８４，８５によって加工また
は制御されると共に、レジスタ部８１，〜８３の数だけ
遅延して出力される。一方、クロック信号ＣＫの速度が
低速に設定され、プロセッサが低速モードで動作する場
合、モード端子ＭＯＤに与えられたモード切替え信号Ｃ
ＴＬｍｏｄは活性化した“Ｈ”になって与えられる。こ
の場合にも、レジスタ部８１及び組合わせ回路８４を介
してデータＤＡＴＡ１，ＤＡＴＡ２，…がＤＡＴＡ
^*１，ＤＡＴＡ^*２，…になり、それらが順にレジスタ
部８２に与えられる。ここまでは、高速モードと同じ動
作が行われる。ところが、モード切替え信号ＣＴＬｍｏ
ｄが“Ｈ”なので、レジスタ部８２中の各レジスタ回路
８２−１〜８２−４の制御端子ＴＲＣは“Ｈ”になって
いる。この状態において、クロック信号ＣＫのレベルが
“Ｌ”の期間、各レジスタ回路８２−１〜８２−４は、
第１の実施形態で説明したようにデータをそれぞれ透過
し、クロック信号ＣＫが“Ｈ”に遷移するときに入力さ
れたデータを保持する。

【００３４】各組合わせ回路８４，８５におけるゲート
遅延時間をそれぞれＴＰＤ₈₄，ＴＰＤ₈₅とし、レジスタ
回路８２−１〜８２−４のトランスファゲート及びイン
バータの遅延は遅延時間をＴＰＤ₈₄，ＴＰＤ₈₅に比べる
と無視できるものとすると、クロック周期＞ＴＰＤ₈₄＋
ＴＰＤ₈₅、かつクロック信号ＣＫが“Ｌ”である時間＞
ＴＰＤ₈₅であれば、レジスタ部８２の出力する例えばＤ
ＡＴＡ^*１は、組合わせ回路８５によって加工または制
御されてＤＡＴＡ^**１になり、次にクロック信号ＣＫが
立上るまでにレジスタ部８３に転送される。ＤＡＴＡ^*
２，ＤＡＴＡ^*３，…も同様である。よって、レジスタ
部８３から順次出力されるデータＤＡＴＡ^**１，ＤＡＴ
Ａ^**２，…は、レジスタ部８１の出力タイミングから１
クロック遅れて出力される。つまり、この場合における
パイプライン回路の段数は、２段になり、レジスタ部８
２はあたかも存在しないかのように動作する。以上のよ
うに、この第３の実施形態では、パイプライン回路の中
間段に設けられるレジスタ部８２を第１の実施形態のレ
ジスタ回路８２−１〜８２−４で構成したので、クロッ
ク信号ＣＫを高速にして高速モードでプロセッサを動作
させるときには、モード切替え信号ＣＴＬｍｏｄを
“Ｌ”にしておけば、従来と同様のパイプライン回路の
動作を行う。クロックＣＫを低速にして低速モードでプ
ロセッサを動作させる場合には、モード切替え信号ＣＴ
Ｌｍｏｄを“Ｈ”にしておけば、クロック信号ＣＫが
“Ｌ”のときに、レジスタ回路８２−１〜８２−４がデ
ータを透過するので、パイプライン回路の段数を２段に
減じることができる。結果的に、その段数を減じた分だ
け処理速度が早くなる。

【００３５】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次の（１）から（３）のようなものがある。（１）第１の実施形態では、クロック信号ＣＫをマス
ターラッチ回路部４０に与えるクロック信号ＣＫ_m1，Ｃ
Ｋ_m2と、スレーブラッチ回路部に与えるクロック信号Ｃ
Ｋ_s1，ＣＫ_s2に分け、クロック信号ＣＫ_s1，ＣＫ_s2をＯ
Ｒゲート６２でマスクすることにより、レジスタ回路を
遅延型ラッチにする構成であるが、ＯＲゲート６２以外
にも、排他的論理輪回路を使ってクロック信号ＣＫ_s1，
ＣＫ_s2のレベルを反転させてもよい。この場合も、第１
の実施形態と同様の効果が得られる。また、スレーブラ
ッチ回路部５０側でなく、マスターラッチ回路部４０の
方のクロック信号ＣＫ_m1，ＣＫ_m2に対してマスク或いは
反転を行うことでも、第１の実施形態と同様の効果が得
られる。

【００３６】（２）第２の実施形態では、説明の簡単
化のために２個のレジスタ回路７１，７２を用いた順序
回路を示したが、実際にはＬＳＩ内部のエッジトリガの
レジスタ回路のすべてを対象とすることができ、さらに
多くのレジスタ回路７１，７２を有する順序回路に対し
てテストを行う場合も、第２の実施形態と同様の効果が
得られる。（３）第３の実施形態では、パイプラインの段数が３
段とし、レジスタ部８２中のレジスタ回路８２−１〜８
２−４のみを図１のレジスタ回路にしているが、クロッ
ク信号ＣＫの周期と、両側の組合わせ回路８４，８５の
ゲート遅延時間の関係が、（クロック信号ＣＫの周期）
＞（組合わせ回路のゲート遅延時間）、及び（使用する
レジスタ回路のデータの透過時間）＞（使用するレジス
タとさらに後段のレジスタ回路に挟まれた組合わせ回路
のゲート遅延時間）の関係が保てれば、もっと多段の構
成であってもよく。中間に設けられたレジスタ回路を第
１の実施形態と同様のレジスタ回路で構成すれば、第３
の実施形態と同様の効果が得られる。

【００３７】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、マスターラッチ回路部とスレーブラッチ回路
部とを有してエッジトリガのレジスタとして動作するレ
ジスタ回路に、クロック制御回路部を設けている。クロ
ック制御回路部は、マスターラッチ回路部とスレーブラ
ッチ回路部に与えるクロック信号をわけ、外部からの制
御信号に基づき、マスターラッチ回路部或いはスレーブ
ラッチ回路部に与えるクロック信号のレベルを不動にす
るかまたは反転する。そのため、制御信号のレベルに応
じて、レジスタ回路をエッジトリガのレジスタとして動
作させることと、遅延型ラッチ回路として動作させるこ
とが可能になる。

【００３８】第２の発明は、順次回路中のレジスタ回路
を第１の発明のレジスタ回路で構成している。そのた
め、制御信号として活性化したテストモード信号をレジ
スタ回路へ与えることにより、該レジスタ回路をデータ
が透過するようにでき、組合わせ回路のみの回路にでき
る。そのため、順序回路の故障をテストする時間が短縮
できる。さらに、クロック信号の同期タイミングを考慮
する必要がなくなり、回路が複雑になればなるほど、テ
ストデータの作成が容易になる第３の発明は、プロセッ
サのパイプライン回路に用いられ、両側に接続した組合
わせ回路におけるデータ転送の遅延時間をクロック信号
の高速時の周期よりも短くなるようにそれぞれ設定する
レジスタ回路を、第１の発明のレジスタ回路で構成した
ので、プロセッサを低速で動作させるときに、活性化し
たモード切替え信号を制御信号としてそのレジスタ回路
に与えることにより、パイプライン回路におけるデータ
転送を早くすることが可能になり、プロセッサの速度を
はやくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すレジスタ回路の
回路図である。

【図２】従来のレジスタ回路を示す回路図である。

【図３】従来のレジスタ回路を用いた順序回路を示す回
路図である。

【図４】従来のレジスタ回路を用いた３段のパイプライ
ン回路を示すブロック図である。

【図５】図４中のレジスタ部３１〜３３を示す回路図で
ある。

【図６】本発明の第２の実施形態を示すレジスタ回路を
用いた順序回路の回路図である。

【図７】図６の動作を説明するタイムチャートである。

【図８】本発明の第３の実施形態を示すパイプライン回
路の回路図である。

【図９】図８中のレジスタ部８２を示す回路図である。

【図１０】図８の動作を示すタイムチャートである。

【符号の説明】

４０マスターラ
ッチ回路部５０スレーブラ
ッチ回路部６０クロック制
御回路部７１，７２，８２−１〜８２−４レジスタ回
路７３，８４，８５組合わせ回
路８１〜８３レジスタ部ＣＫ，ＣＫ_m1，ＣＫ_m2，ＣＫ_s1，ＣＫ_s2 クロック信
号ＣＴＬ制御信号ＴＳＴテストモー
ド切替え信号ＣＴＬｍｏｄモード切替
え信号

Claims

【特許請求の範囲】

【請求項１】第１のレベル及び第２のレベルの２値が
交互に繰り返されるクロック信号を入力し、該クロック
信号が第１のレベルの期間に与えられたデータを該クロ
ック信号が第２のレベルの期間に保持するマスターラッ
チ回路部と、前記マスターラッチ回路部に接続され、前記クロック信
号を入力し、該クロック信号が前記第２のレベルの期間
に前記マスターラッチ回路部から与えられたデータを該
クロック信号が第１のレベルの期間に保持するスレーブ
ラッチ回路部とを備え、前記クロック信号が第１のレベルから第２のレベルに遷
移するエッジに同期して前記スレーブラッチ回路部の出
力端子から前記データを出力し、該クロック信号の次の
周期の該エッジがくるまで該データを保持するエッジト
リガのレジスタ回路において、前記クロック信号を前記マスターラッチ回路部に入力す
る第１のクロック信号と前記スレーブラッチ回路部に入
力する第２のクロック信号に分岐し、外部から活性化し
た制御信号が与えられたときに、該第１のクロック信号
または該第２のクロック信号のうちのいずれか一方のレ
ベルを不動にするかまたは反転させるクロック制御回路
部を設けたことを特徴とするレジスタ回路。
【請求項２】第１のレベル及び第２のレベルの２値が
交互に繰り返されるクロック信号を入力し、該クロック
信号が第１のレベルの期間に与えられたデータを該クロ
ック信号が第２のレベルの期間に保持するマスターラッ
チ回路部と、前記マスターラッチ回路部に接続され、前
記クロック信号を入力し、該クロック信号が前記第２の
レベルの期間に前記マスターラッチ回路部から与えられ
たデータを該クロック信号が第１のレベルの期間に保持
するスレーブラッチ回路部とを有し、前記クロック信号
が第１のレベルから第２のレベルに遷移するエッジに同
期して前記スレーブラッチ回路部の出力端子から前記デ
ータを出力し、該クロック信号の次の周期の該エッジが
くるまで該データを保持するエッジトリガの任意数のレ
ジスタ回路と、前記レジスタ回路の間に接続され、与えられたデータに
対する加工または制御を行う組合わせ回路とを、備えた
順序回路において、前記レジスタ回路は、前記組合わせ回路の故障の有無を
テストする際に、前記制御信号として活性化したテスト
モード信号が与えられる請求１記載のレジスタ回路で構
成したことを特徴とする順序回路。
【請求項３】動作速度がクロック信号の速度の高速と
低速の切替えで設定され、その設定された動作速度でプ
ログラムに従ったデータ処理を行うプロセッサに設けら
れ、前記データに対する加工または制御を行う複数の組
合わせ回路と、前記複数の組合わせ回路の間に接続さ
れ、両側に接続した該組合わせ回路におけるデータ転送
の遅延時間を前記クロック信号の高速時の周期よりも短
くなるようにそれぞれ設定する任意数のレジスタ回路と
を、備えたパイプライン回路において、前記レジスタ回路は、前記クロック信号が低速のときに
は活性化したモード切替え信号が前記制御信号として与
えられる請求項１記載のレジスタ回路で構成したことを
特徴とするパイプライン回路。