JPS62164318A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路中のバスインターフェイス回路を
改良した半導体装置に関するものである。

〔従来の技術〕

第２図はこの種のバスインターフェイス回路が構成され
た従来の半導体装置を示す回路構成図であり２図におい
て、ｌはアイデン）（Ｉｄｅｎｔ）信号の入力端子、２
はデータ転送の同期をとる基本クロック信号の入力端子
、３は転送すべきデータの入力端子で、１６ビツトのデ
ータが入力され、その−Ｆ位８ビットはアドレスデータ
、下位８ビツトは格納データである。４は上記アイデン
ト信ｔ）とクロック信号を人力して転送クロック信号を
発生するデータ転送クロック発生器で、アドレスデータ
川転送クロック信号φＩ　、φ２及び格納データ用転送
クロック信号φ３．φ４を出力する。５はノンオーバー
ラツプな上記２相クロック信号φ１　、φ２に同期して
入力アドレスデータを格納するアドレスレジスタ、６は
アドレスレジスタ５中にストアされたアドレスをデコー
ドしてアドレス指定信号７ａ〜７ｎを出力するアドレス
デコーダで、各々のアドレス指定信Ｌ；　７　ａ〜７ｎ
により各データレジスタ８ａ〜８ｎが指定され、これら
のデータレジスタ８ａ〜８ｎには端子３から入力された
データとクロック信号φ３．φ４が入力される。

第３図は上記データレジスタ８ａ〜８ｎの詳細を示す構
成図であり、ここでは１ケのデータレジスタ８ａのみを
示している。このデータレジスタ８ａは、シフトレジス
タ回路９ａ〜９ｈによってシリアル入力データバッファ
が構成されており。

８ビツトの格納データが入力される。１つのレジスタ回
路９ａは、Ｎチャンネル形ＭＯ５ＦＥＴＩＯ，１１，Ｐ
チャンネル形ＭＯ３ＦＥＴ１２．１３及びインバータ回
路１４，１５，１６．１７による良く知られた構成とな
っており、ＭＯＳＦＥＴＩ０．１２のゲート電極にはク
ロック信号φ３が与えられ、ＭＯＳＦＥＴＩ　１．１３
のゲート電極にはクロック信号φ４が与えられる。他の
レジスタ回路９ｂ〜９ｈも同様の構成となっている。

又、１８ａ−１８ｈはトランスファゲートとして動作す
るＮチャンネル形ＭＯ５ＦＥＴで、レジスタ回路９ａ〜
９ｈから出力されたデータ信りをラッチ回路１９ａ〜１
９ｈへ伝達する。このＭＯＳＦＥＴ１８ａ−１８ｈｃＦ
）各／／　（７）ゲート電極には、アドレスデコーダ６
から出力されたアドレス指定信号７ａ〜７ｎが与えられ
る。又、各ランチ回路１９ａ−１９ｈは、ゲート′屯様
に上記アドレス指定信号７ａ〜７ｎが与えられるＰチャ
ンネル形ＭＯ５ＦＥＴ２０及びインバータ回路２１，２
２から構成され、インバータ２１の出力であるノード２
３から格納データが出力される。

次に動作につい′て、第４図のタイミングチャートを参
照しながら説明する。第２図の端子ｌから人力されるア
イデント信号は、端子３から入力されたデータ信号のア
ドレスデータ部と格納データ部とを区別する。すなわち
、アイデント信号が“Ｌ”　（低レベル）の間、端子３
からアドレスデータが入力され、アイデント信号が“Ｈ
″　（高レベル）の間、格納データが入力される。−力
。

データ転送クロック発生器４は、アイデント信号人力と
基本クロック信号入力により、転送クロック信号φ【　
、φ２．φ３．φ４を発生する。その内、アドレスデー
タ転送クロック信号φ１　、φ２はノンオーバーラツプ
な２相クロツクであり、端子３から入力された８ビツト
のアドレスデータをアドレスレジスタ５にシレスルに入
力する。そして、アトレイレジスタ５は格納されたアド
レスデータをパラレルにアドレスデコーダ６に出力する
。このアドレスデコーダ６は上記アドレスデータをデコ
ードして、アドレス指定信号７ａ〜７ｎを出力し、ｎヶ
のデータレジスタ８ａ〜８ｎのうち、いずれかを格納デ
ータのストア可ｆ指状態にする。

今、アドレス指定信号７ａが活性状態になったとすると
、データレジスタ８ａが、端子３から入力された格納デ
ータをストア可能状態になる。

次にこのデータレジスタ８ａの動作について説明すると
、先ずノンオーバーラツプな２相クロツクである転送ク
ロック信号Φ３．φ４により、第３図のデータレジスタ
９ａ〜９ｈで構成されるシリアル人力データバッフ７中
に８ビツトの格納データがストアされる。この動作は一
般によく知られているので省略するがこの時トランスフ
ァゲートであるＭＯＳＦＥＴ１８ａ−１８ｈは、アドレ
ス指定信号９ａが活性状態になっているので、４通状態
にあり、データレジスタ９ａ〜９ｈの出力データをラッ
チ回路１９ａ−１９ｈに伝達する。そして、アドレス指
定信号７ａの非活性状態への移行とともにトランスファ
ゲートであるＭＯＳＦＥＴ１８ａ　〜１８ｈはオフし、
ラッチ回路１９ａ〜１９ｈは８ビツトの格納データを保
持する。このようにして、バスインタースイス回路のデ
ータレジスタ９ａ〜９ｈに格納データがストアされる。

〔発明が解決しようとする問題点〕

しかしながら、上記のような従来の半導体装置にあって
は、データの種類に応じて複数個用意しなければならな
いデータレジスタ８ａ〜８ｎに多くのラッチ回路１９ａ
−１９ｈが必要となり、素子数が多く、大面積を要する
という問題点があった。

この発明は、このような問題点を解消するためになされ
たもので、データレジスタの素子数が減少し、小面積で
バスイン−タフエイステ回路構成が回部な半導体装置を
提供することを目的としている。

〔問題点を解決するための手段〕

アドレスレジスタと、該アドレスレジスタ中に格納され
たアドレスをデコードしてアドレス指定信号を出力する
アドレスデコーダと、そのアドレス指定信号によりアド
レスが指定されるデータレジスタとを有し、クロック信
号に従ってデータ転送を行う半導体装置において、前記
データレジスタが２相クロック信号により制御されるシ
フトレジスタ回路で構成され、アドレス指定信号が活性
状態にある時のみこのシフトレジスタ回路にデータを転
送する論理回路が設けられている。

〔作用〕

論理回路は、アドレス指定信号が活性状態にある時のみ
格納データをシフトレジスタ回路によって構成されたシ
リアル人カデータノヘツファに人力し、アドレス指定信
号の非活性時には該バッファに格納データをストアする
。このため、データ毎の多くのラッチ回路が省略でき、
素子数が低減する。

〔実施例〕

以下、この発１！１１の一実施例を図面について説明す
る。

第１図はこの発明の半導体装置の要部を示す構成図であ
り、第２図で示したデータレジスタ８ａ〜８ｎのうち１
ケのレジスタ８ａを代表して示している。このデータレ
ジスタ８ａは、シフトレジスタ回路２４ａ〜２４ｈ及び
論理回路２５から構成されており、シフトレジスタ回路
２４ａ〜２４ｈの直列接続によりシリアル入力データバ
ッファが構成されている。レジスタ回路２４ａは、Ｎチ
ャンネル形ＭＯ３ＦＥＴ２６．２７、Ｐチャンネル形Ｍ
Ｏ５ＦＥＴ２８．２９及びイン／く一タ回路３０，３１
，３２．３３から構成されており。

ＭＯＳＦＥＴ２６．２８のゲート電極にはデータ転送り
口７り信号φ３ａが与えられ、ＭＯＳＦＥＴ２７．２９
のゲート電極にはデータ転送クロック信号φ４ａが与え
られる。これらのクロック信号φ３ａ、φ４ａは、各々
論理回路２５のＺＮＯＲ回路３４，３５．インバータ回
路３６及びＺＮＡＮＤ回路３７．インバータ回路３８に
より、アトレイ指定信号７ａが“Ｈ”　（活性状態）の
時は入力クロック信号φ３．φ４と同一信号となり。

アドレス指定信号７ａがＬ”　（非活性状態）の時には
それぞれ“Ｌ″、“Ｈ”となるように固定される。又、
第２図の端子３から入力された格納データは、論理回路
２５のＺＮＡＮＤ回路３９及びインバータ回路４０を経
てレジスタ回路２４ａに入力される。そしてレジスタ回
路２４ａの出力部４１ａはインバータ回路３３の出力部
と連結されており、同様の回路構成で各レジスタ回路２
４ａ〜２４ｈは出力部４１ａ〜４１ｈから格納データを
転送できるようになっている。

次に動作について説明する。データレジスタ７ａが指定
される手順は、従来と全く同一である。

第２ＩＡの端子３から人力されたアドレスデータがデコ
ードされた後、アドレス指定信号７ａ力く“Ｈ”になり
活性状態となると、第４図に示すように信号［４２，４
３のクロック信号φ３ａ、φｄａはクロック信号φ３．
φ４と同一信号となり、又レジスタ回路２４ａの人力部
には格納データが伝達される。そして、クロック信号φ
３．φ４の８サイクル後にシフトレジスト動作が完了し
、レジスタ回路２４ａ〜２４ｈに格納データがストアさ
れ、出力Ｒａ　ｌ　ａ〜４ｔｈからストアされたデータ
が出力される。

一方、アドレス指定信号７ａが“Ｌ”の状態。

すなわち、非活性時には、信号線４３は“Ｌ”４こ固定
され、信号線４２は“Ｈ”に固定され、又。

信号線４４もＬ”に固定される。このため、シフトレジ
スト動作は行なわれず、既にストアされている格納デー
タは、ディスターブされることな＜ＭＯＳＦＥＴ２９．
インバータ３２．３３で構成されるラッチ回路に維持さ
れる。

このように、論理回路２５にてアドレス指定信号７ａ〜
７ｎと転送クロック信号φ３．φ４とのロジックを組み
、又アドレス指定信号７ａ〜７ｎと入力データとのロジ
ックを組むことにより、データの格納及び出力を制御で
き、従って従来のように多くのラッチ回路を持つ必要は
ない。

なお、クロック信号φ３ａ、φ４ａ及びデータ信号発生
のための論理回路２５は、上記実施例に限定されるもの
ではなく、同様の機能をもつ論理回路ならどのようなも
のでもよい。

又、レジスタ回路２４ａ〜２４ｈは第１図に示されるも
のに限定されず、スタティック型レジスタ回路ならどの
ようなものでもよい。

更にＥ記実施例では、アドレス指定信号７ａ〜７ｎの非
活性時に信号線４２及び４３を各々°“Ｈ”及び“Ｌ”
レベルに設定したが、逆に各々を“Ｌ”Ｈ”レベルに設
定するよう構成してもよい、その場合には、出力部４１
ａ〜４１ｈはインバータ３１の出力部に連結するなどす
ればよい。

〔発明の効果〕

以、１−説明したように、この発明によれば、データレ
ジスタを２相クロック信号により制御されるシフトレジ
スタ回路で構成すると共に、アドレス信号が活性状態に
ある時のみこのレジスタ回路にデータを転送する論理回
路を設けたため、データレジスタのラッチ回路が不実と
なり、従ってデータレジスタの素子数が減少し、小面積
でバスインターフェース回路の回路構成が可能になると
いう効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
はバスインターフェイス回路の構成図、第３図は従来の
データレジスタを示す回路構成図、第４図はバスイン−
タフェイス回路の動作を示すタイムチャートである。 ４・・・・・・データ転送クロック発生器５・・・・・
・アドレスレジスタ ６・・・・・・アドレスデコーダ ７ａ〜７ｎ・・・・・・アドレス指定信号８ａ〜８ｎ・
・・・・・データレジスタ２４ａ〜２４ｈ・・・・・・
シフトレジスタ回路２５・・・・・・論理回路 なお１図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）アドレスレジスタと、該アドレスレジスタ中に格
   納されたアドレスをデコードしてアドレス指定信号を出
   力するアドレスデコーダと、そのアドレス指定信号によ
   りアドレスが指定されるデータレジスタとを有し、クロ
   ック信号に従ってデータ転送を行う半導体装置において
   、前記データレジスタを２相クロック信号により制御さ
   れるシフトレジスタ回路で構成すると共に、アドレス指
   定信号が活性状態にある時のみこのシフトレジスタ回路
   にデータを転送する論理回路を設けたことを特徴とする
   半導体装置。
2. （２）論理回路は、アドレス指定信号が非活性状態にあ
   る時に２相クロック信号の一方を高レベルに他方を低レ
   ベルに設定するようにしたことを特徴とする特許請求の
   範囲第１項記載の半導体装置。