JPS63232614A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS63232614A JPS63232614A JP62064033A JP6403387A JPS63232614A JP S63232614 A JPS63232614 A JP S63232614A JP 62064033 A JP62064033 A JP 62064033A JP 6403387 A JP6403387 A JP 6403387A JP S63232614 A JPS63232614 A JP S63232614A
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- flop circuit
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- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 238000013500 data storage Methods 0.000 abstract 3
- 239000000872 buffer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサ等に多数使用されるフリッ
プフロップ回路のうち、特にマスタースレーブ型のフリ
ップフロップ回路に関するものである。
プフロップ回路のうち、特にマスタースレーブ型のフリ
ップフロップ回路に関するものである。
（従来の技術）
フリップフロップ回路は、記憶素子の一種でクロック信
号に同期して入力されたデータをある一定の期間出力と
して保持する順序回路であシ、マイクロプロセッサ等に
おいてはレジスタとしてよく用いられる回路である。
号に同期して入力されたデータをある一定の期間出力と
して保持する順序回路であシ、マイクロプロセッサ等に
おいてはレジスタとしてよく用いられる回路である。
従来このフリップフロップ回路を構成するものとしては
昭和６１年２月２０日発行「半導体集積回路の基礎」培
風館第２６７頁図４・２１ （ｂ）に記載されるものが
あった。以下、その回路構成と回路動作を第２図および
第３図を用いて説明する。
昭和６１年２月２０日発行「半導体集積回路の基礎」培
風館第２６７頁図４・２１ （ｂ）に記載されるものが
あった。以下、その回路構成と回路動作を第２図および
第３図を用いて説明する。
ただし、第２図は前記文献の回路を相補型ＭＯ８）ラン
ジスタで構成し、出力および反転出力にパッファーを加
えたものである。第２図において１〜４はトランスファ
ーゲート、５〜８はインバーター、９〜１０１ｄ：、バ
ッファー（インバーター）である。インバーター５の入
力にはトランスファーゲート１および２が、出力にはイ
ンバーター６の入力がそれぞれ接続されている。またイ
ンバーター６の出力にはトランスファーゲート２の他一
方およびトランスファーゲート３が接続されている。
ジスタで構成し、出力および反転出力にパッファーを加
えたものである。第２図において１〜４はトランスファ
ーゲート、５〜８はインバーター、９〜１０１ｄ：、バ
ッファー（インバーター）である。インバーター５の入
力にはトランスファーゲート１および２が、出力にはイ
ンバーター６の入力がそれぞれ接続されている。またイ
ンバーター６の出力にはトランスファーゲート２の他一
方およびトランスファーゲート３が接続されている。
さらにインバータ７の入力にはトランスファーゲート３
の他一方およびトランスファーゲート４が、出力にはイ
ンバーター８および９の入力がそれぞれ接続されており
、インバーター８の出力にはトランスファーゲート４の
他一方およびインバーター１０の入力がそれぞれ接続さ
れている。以下に、トランスファーｒ−１およびインバ
ーターの動作を第４図を用いて説明する。第４図におい
て４１および４３はＰチャンネルＭＯ８）ランジスタ（
以下ＰＭＯ８Ｔｒと記す）、４２および４４はＮチャン
ネルＭＯ８）ランジスタ（以下ＮＭＯ８Ｔ ｒと記す）
である。
の他一方およびトランスファーゲート４が、出力にはイ
ンバーター８および９の入力がそれぞれ接続されており
、インバーター８の出力にはトランスファーゲート４の
他一方およびインバーター１０の入力がそれぞれ接続さ
れている。以下に、トランスファーｒ−１およびインバ
ーターの動作を第４図を用いて説明する。第４図におい
て４１および４３はＰチャンネルＭＯ８）ランジスタ（
以下ＰＭＯ８Ｔｒと記す）、４２および４４はＮチャン
ネルＭＯ８）ランジスタ（以下ＮＭＯ８Ｔ ｒと記す）
である。
ＰＭＯ８Ｔｒはｒ−）がロウ（Ｌｏｗ ）レベル（以下
＠Ｌ”と記す）のとき導通し、ハイ（Ｈｉｇｈ ）レベ
ル（以下＠Ｈ”と記す）のとき非導通となる。ＮＭＯ８
Ｔ ｒはｅ−）が”Ｈ”のとき４通し、”Ｌ″のとき非
導通となる。第４図のトランスファーｆ−トはＰＭＯ３
ＴｒとＮＭＯ８Ｔ ｒのソースどうし、ＰＭＯ８Ｔｒと
ＮＭＯ８Ｔ ｒのドレインどうしがそれぞれ互いに接続
されておシ、ＰＭＯ８ＴｒとＮＭＯ８Ｔｒのゲートには
互いに反転した信号が供給される。これによシ入力信号
を出力に伝達するかまたは遮断するかの動作が行なわれ
る。インバーターに関してはＰＭＯ８Ｔｒのソースは電
源電位に、ドレインはＮＭＯ８Ｔｒのドレインに接続さ
れておｌ） 、ＮＭＯ８Ｔｒのソースは接地電位に接続
されている。ＰＭＯ８ＴｒおよびＮＭＯ８Ｔ ｒのゲー
トに信号が入力され両者のドレインから反転信号が出力
される。
＠Ｌ”と記す）のとき導通し、ハイ（Ｈｉｇｈ ）レベ
ル（以下＠Ｈ”と記す）のとき非導通となる。ＮＭＯ８
Ｔ ｒはｅ−）が”Ｈ”のとき４通し、”Ｌ″のとき非
導通となる。第４図のトランスファーｆ−トはＰＭＯ３
ＴｒとＮＭＯ８Ｔ ｒのソースどうし、ＰＭＯ８Ｔｒと
ＮＭＯ８Ｔ ｒのドレインどうしがそれぞれ互いに接続
されておシ、ＰＭＯ８ＴｒとＮＭＯ８Ｔｒのゲートには
互いに反転した信号が供給される。これによシ入力信号
を出力に伝達するかまたは遮断するかの動作が行なわれ
る。インバーターに関してはＰＭＯ８Ｔｒのソースは電
源電位に、ドレインはＮＭＯ８Ｔｒのドレインに接続さ
れておｌ） 、ＮＭＯ８Ｔｒのソースは接地電位に接続
されている。ＰＭＯ８ＴｒおよびＮＭＯ８Ｔ ｒのゲー
トに信号が入力され両者のドレインから反転信号が出力
される。
いま第３図においてＴ１の期間での最終入力をＤＪとす
ると、クロックφが１Ｈ”の期間にトランスファーｒ−
）Ｊを通じて取シ込まれた該データはＴ２になるとクロ
ックφが７Ｌ″となるためトランスファーゲート２，３
が導通しトランス７アーグート１．４が非導通となりイ
ンバーター７および９を通じて出力ＱＡにはＤｌが出力
される。
ると、クロックφが１Ｈ”の期間にトランスファーｒ−
）Ｊを通じて取シ込まれた該データはＴ２になるとクロ
ックφが７Ｌ″となるためトランスファーゲート２，３
が導通しトランス７アーグート１．４が非導通となりイ
ンバーター７および９を通じて出力ＱＡにはＤｌが出力
される。
Ｔ２の期間はマスター部のトランス７ア−グート２およ
びインバーター５，６は閉ループを形成するため出力Ｑ
ＡＯ値は保持される。次に、Ｔ３にうつりクロックφが
再び”Ｈ”になるとトランスファーゲート１．４が導通
し、トランスファーゲート２，３が非導通となる。この
ためマスター部は新データを取シ込む一方、スレーブ部
のトランスファーゲート４およびインバーター７．８は
閉ループを形成するため出力ＱＡはＴ２での値を引き続
き保持する。次に、Ｔ４で再びクロックφが＠Ｌ″にな
ると、Ｔ３の期間に取り込まれた最終入力データＤ２は
、トランスファーダ＾ト２，３が導通しトランスファー
ゲート１，４が非導通となるためＴ２での動作と同様に
してＱＡにはＤ２が出力されＴ４の期間中核データが保
持さる。以下については前述したＴＪ（ＴＪ ）〜Ｔ４
（Ｔ、？）の動作を同様にくシ返す。なお以上の動作に
ついては出力はＱＡのみ示したが、出力ＱＮについては
ＱＡの極性を反転したデータが出力される点が違うこと
を除いては、出力タイミング、データ保持期間について
はＱＡと同様である。
びインバーター５，６は閉ループを形成するため出力Ｑ
ＡＯ値は保持される。次に、Ｔ３にうつりクロックφが
再び”Ｈ”になるとトランスファーゲート１．４が導通
し、トランスファーゲート２，３が非導通となる。この
ためマスター部は新データを取シ込む一方、スレーブ部
のトランスファーゲート４およびインバーター７．８は
閉ループを形成するため出力ＱＡはＴ２での値を引き続
き保持する。次に、Ｔ４で再びクロックφが＠Ｌ″にな
ると、Ｔ３の期間に取り込まれた最終入力データＤ２は
、トランスファーダ＾ト２，３が導通しトランスファー
ゲート１，４が非導通となるためＴ２での動作と同様に
してＱＡにはＤ２が出力されＴ４の期間中核データが保
持さる。以下については前述したＴＪ（ＴＪ ）〜Ｔ４
（Ｔ、？）の動作を同様にくシ返す。なお以上の動作に
ついては出力はＱＡのみ示したが、出力ＱＮについては
ＱＡの極性を反転したデータが出力される点が違うこと
を除いては、出力タイミング、データ保持期間について
はＱＡと同様である。
（発明が解決しようとしている問題点）しかしながら、
上記構成の回路では素子数が比較的多いため設計時にレ
ジスタを多用するようなマイクロプロセッサ等において
は、このことがハード量の増大につながるという問題を
生じていた。
上記構成の回路では素子数が比較的多いため設計時にレ
ジスタを多用するようなマイクロプロセッサ等において
は、このことがハード量の増大につながるという問題を
生じていた。
特に、今後ますます大規模化が予想される論理ＬＳＩに
おいては機能増大にともなうハード量の増大はコストの
面から見て好ましくないものである。
おいては機能増大にともなうハード量の増大はコストの
面から見て好ましくないものである。
本発明は前記従来技術が持っていた問題点として、素子
数が多いことによシ設計時にレジスタを多用するマイク
ロプロセッサ等においてはハード量が増大するという問
題点を解決するフリップフロップ回路を提供するもので
ある。
数が多いことによシ設計時にレジスタを多用するマイク
ロプロセッサ等においてはハード量が増大するという問
題点を解決するフリップフロップ回路を提供するもので
ある。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、マスタースレー
ブ型のフリップフロップ回路においてマスター部でのデ
ータの保持に関して、論理ゲート内の寄生容量に一時的
に蓄えた電荷を利用する手段を用いることで、従来のフ
リップフロップ回路にくらべ素子数を削減したものであ
る。
ブ型のフリップフロップ回路においてマスター部でのデ
ータの保持に関して、論理ゲート内の寄生容量に一時的
に蓄えた電荷を利用する手段を用いることで、従来のフ
リップフロップ回路にくらべ素子数を削減したものであ
る。
（作用）
本発明によれば、以上のようにフリップフロップ回路を
構成したので、従来マスター部とスレーブ部でそれぞれ
閉ループを形成していたフリップフロッグ回路にくらべ
て素子数が削減できる。
構成したので、従来マスター部とスレーブ部でそれぞれ
閉ループを形成していたフリップフロッグ回路にくらべ
て素子数が削減できる。
したがって、前記問題点を除去できるのである。
（実施例）
第１図はこの発明の実施例を示す回路図であって、１１
〜１３はトランスファーゲート、１４〜１６はインバー
ター、１７〜ｉｌｌはバッファー（インバーター）であ
る。インバーター１４０入力にはトランスファーゲート
１ノが、出力にはトランスファーゲート１２がそれぞれ
接続されている。また、インバーター１５の入力にはト
ランスファーゲートＪ２の他一方およびトランスファー
ゲート１３がぐ出力にはインバーターＪ６および１７が
それぞれ接続されている。さらに、インバーター１６の
出力にはトランスファーゲート１３の他一方およびイン
バーターＪ８の入力が接続されている。
〜１３はトランスファーゲート、１４〜１６はインバー
ター、１７〜ｉｌｌはバッファー（インバーター）であ
る。インバーター１４０入力にはトランスファーゲート
１ノが、出力にはトランスファーゲート１２がそれぞれ
接続されている。また、インバーター１５の入力にはト
ランスファーゲートＪ２の他一方およびトランスファー
ゲート１３がぐ出力にはインバーターＪ６および１７が
それぞれ接続されている。さらに、インバーター１６の
出力にはトランスファーゲート１３の他一方およびイン
バーターＪ８の入力が接続されている。
〆
次に第１図の動作について説明する。この回路の動作に
ついては、第２図の回路と同様であるので同じく第３図
のタイムチャートにそって説明する。いま第１図におい
てＴＪの期間での最終入力データをＤＪとするとクロッ
クφが′Ｈ″の期間にトランスファーゲート１ノを通じ
て取り込まれた該データはマスク一部内の寄生容量Ｃに
蓄えられる。次にＴ２になるとクロックφがＬ”となる
ためトランスファーゲート１２が導通しトランスファー
ゲートｌｌ、１３が非導通となりインバーターフ５．ノ
ロおよびノ８を通じてＱＡにはＤＩが出力される。Ｔ２
の期間はマスク一部内に存在する寄生容量Ｃに蓄えられ
た電荷により出力ＱＡの値が保持される。次に、ＴＪに
うつりクロックφが再び′Ｈ”になるとトランスファー
ゲート１７゜１３が導通し、トランスファーゲート１２
が非導通となる。このためマスター部が新データを取り
込ム一方スレーフ部のトランス７７−’？”−ト１３お
よびインバーター１５．１６は閉ループを形成し出力Ｑ
ＡＯ値が引き続き保持される。次に、Ｔ４になるとクロ
ックφがｌ Ｌ ｗとなるため、ＴＪの期間に取り込み
蓄えられている最終入力データＤ２は、トランスファー
ゲートＪ２が導通しトランスファーゲートｌｌ、１３が
非導通となるのでＴ２での場合と同様にＱＡに出力され
、かつ寄生容量Ｃによシその値が保持される。以下につ
いては前述したＴＪ（ＴＪ）〜Ｔ４（Ｔ２）の動作を同
様にくり返す。なお以上の動作については出力はＱＡの
み示したが、出力ＱＮについてはＱＡの極性を反転した
データが出力される点が違うのみで、出力タイミング、
データ保持期間についてはＱＡと同様である。このよう
に本実施列ではマスタースレーブ型のフリップフロップ
回路において、マスター部でのデータの保持に関して論
理ゲート内の寄生容量に一時的に蓄えた電荷を利用する
手段を用いたので、従来マスター部とスレーブ部それぞ
れに閉ループを形成していたフリップフロッグ回路にく
らべて素子数が削減できる。
ついては、第２図の回路と同様であるので同じく第３図
のタイムチャートにそって説明する。いま第１図におい
てＴＪの期間での最終入力データをＤＪとするとクロッ
クφが′Ｈ″の期間にトランスファーゲート１ノを通じ
て取り込まれた該データはマスク一部内の寄生容量Ｃに
蓄えられる。次にＴ２になるとクロックφがＬ”となる
ためトランスファーゲート１２が導通しトランスファー
ゲートｌｌ、１３が非導通となりインバーターフ５．ノ
ロおよびノ８を通じてＱＡにはＤＩが出力される。Ｔ２
の期間はマスク一部内に存在する寄生容量Ｃに蓄えられ
た電荷により出力ＱＡの値が保持される。次に、ＴＪに
うつりクロックφが再び′Ｈ”になるとトランスファー
ゲート１７゜１３が導通し、トランスファーゲート１２
が非導通となる。このためマスター部が新データを取り
込ム一方スレーフ部のトランス７７−’？”−ト１３お
よびインバーター１５．１６は閉ループを形成し出力Ｑ
ＡＯ値が引き続き保持される。次に、Ｔ４になるとクロ
ックφがｌ Ｌ ｗとなるため、ＴＪの期間に取り込み
蓄えられている最終入力データＤ２は、トランスファー
ゲートＪ２が導通しトランスファーゲートｌｌ、１３が
非導通となるのでＴ２での場合と同様にＱＡに出力され
、かつ寄生容量Ｃによシその値が保持される。以下につ
いては前述したＴＪ（ＴＪ）〜Ｔ４（Ｔ２）の動作を同
様にくり返す。なお以上の動作については出力はＱＡの
み示したが、出力ＱＮについてはＱＡの極性を反転した
データが出力される点が違うのみで、出力タイミング、
データ保持期間についてはＱＡと同様である。このよう
に本実施列ではマスタースレーブ型のフリップフロップ
回路において、マスター部でのデータの保持に関して論
理ゲート内の寄生容量に一時的に蓄えた電荷を利用する
手段を用いたので、従来マスター部とスレーブ部それぞ
れに閉ループを形成していたフリップフロッグ回路にく
らべて素子数が削減できる。
（発明の効果）
以上詳細に説明したように本発明によれば、マスタース
レーブ型のフリップフロップ回路においてマスター部の
データ保持に関して論理ｙ−ト内の寄生容量に一時的に
蓄えた電荷を利用する手段を用いたので、従来マスター
部とスレーブ部それぞれに閉ループを形成していたフリ
ップフロッグ回路にくらべて素子数が削減できる。した
がって、設計時にレジスタを多用するマイクロプロセッ
サ等においてハード量が増大するという問題点の解決が
期待できるのである。なお、本実施例では相補型ＭＯ８
）ランジスタ回路を構成した場合を示したが、Ｎチャン
ネルＭＯ８）ランジスタやＰチャンネルＭＯ８）ランジ
スタで回路を構成する場合にも同様の効果があげられる
ことは明らかである。
レーブ型のフリップフロップ回路においてマスター部の
データ保持に関して論理ｙ−ト内の寄生容量に一時的に
蓄えた電荷を利用する手段を用いたので、従来マスター
部とスレーブ部それぞれに閉ループを形成していたフリ
ップフロッグ回路にくらべて素子数が削減できる。した
がって、設計時にレジスタを多用するマイクロプロセッ
サ等においてハード量が増大するという問題点の解決が
期待できるのである。なお、本実施例では相補型ＭＯ８
）ランジスタ回路を構成した場合を示したが、Ｎチャン
ネルＭＯ８）ランジスタやＰチャンネルＭＯ８）ランジ
スタで回路を構成する場合にも同様の効果があげられる
ことは明らかである。
第１図は、本発明の実施例を示すフリップフロップ回路
の構成図、第２図は従来のフリップフロッグ回路の構成
図、第３図は第１図および第２図の回路のタイムチャー
ト、第４図はトランスファーゲートおよびインバーター
の構成を示す図である。 １１〜１３・・・トランスファーゲート、１４〜１６・
・・インバータ、１７．１８・・・バッファ（インバー
ター）。 特許出願人 沖電気工業株式会社 １１〜＋３−−−１ランス７７ケート １４〜旧−一一一イソバーグ φ 本発明１τイ糸る７リツ７°７０・ン７０回筈４第１図 ｃｐ や 才羨来め７す７７°７［１ツ７°回睦 第２図
の構成図、第２図は従来のフリップフロッグ回路の構成
図、第３図は第１図および第２図の回路のタイムチャー
ト、第４図はトランスファーゲートおよびインバーター
の構成を示す図である。 １１〜１３・・・トランスファーゲート、１４〜１６・
・・インバータ、１７．１８・・・バッファ（インバー
ター）。 特許出願人 沖電気工業株式会社 １１〜＋３−−−１ランス７７ケート １４〜旧−一一一イソバーグ φ 本発明１τイ糸る７リツ７°７０・ン７０回筈４第１図 ｃｐ や 才羨来め７す７７°７［１ツ７°回睦 第２図
Claims (2)
- （１）クロック信号に同期してデータの入力を制御する
第１のスイッチング素子とマスター部からスレーブ部へ
のデータの転送を制御する第２のスイッチング素子とを
有するマスタースレーブ型のフリップフロップ回路にお
いて、 マスター部のデータ保持手段として上記第１のスイッチ
ング素子と第２のスイッチング素子との間に少なくとも
一つ以上の論理ゲートを備え、スレーブ部のデータ保持
手段として上記第２のスイッチング素子と出力端との間
に論理ゲートで構成された閉ループ回路を備えたことを
特徴とするフリップフロップ回路。 - （２）上記マスタースレーブ型のフリップフロップ回路
において、マスター部のデータ保持手段として用いる論
理ゲートはインバーター段で構成されていることを特徴
とする特許請求範囲第１項記載のフリップフロップ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064033A JPS63232614A (ja) | 1987-03-20 | 1987-03-20 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064033A JPS63232614A (ja) | 1987-03-20 | 1987-03-20 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63232614A true JPS63232614A (ja) | 1988-09-28 |
Family
ID=13246407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064033A Pending JPS63232614A (ja) | 1987-03-20 | 1987-03-20 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63232614A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04183017A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | フリップフロップ回路 |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
| US20140003571A1 (en) * | 2012-06-28 | 2014-01-02 | Seiko Epson Corporation | Shift register circuit, electro-optical device and electronic apparatus |
-
1987
- 1987-03-20 JP JP62064033A patent/JPS63232614A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04183017A (ja) * | 1990-11-16 | 1992-06-30 | Mitsubishi Electric Corp | フリップフロップ回路 |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
| US20140003571A1 (en) * | 2012-06-28 | 2014-01-02 | Seiko Epson Corporation | Shift register circuit, electro-optical device and electronic apparatus |
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