JPS62299143A - シリアルデ−タの送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる送受信装置を提
供するものであり、特にマイクロプロセッサに好適な装
置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通イ３装置は、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭６０−５８
４８２号広報（以下、文型１と略記する。）に示されて
いる。

発明が解決しようとする問題点 ところで、前記文献ｌに示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路プロ、り
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、ｌフレームで扱うピント数の２分
の１以下のビット長を有する定レベル循環型のシフトレ
ジスタと、前記シフトレジスタの循環回数をカウントす
るカウンタと、並列データがデータバスとの間で授受さ
れ、前記シフトレジスタと前記カウンタの出力によって
選択されたビット位置のデータがシリアル入出力端子と
の間で授受されるメモリからなる通信手段を備えている
。

作用 本発明では前記した構成によって、よりＵ単な構成で、
しかも汎用性に富んだ通信装置を実現することができる
。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子１０を介し
て送受信クロックが供給される４ビツトの定レベル循環
型のシフトレジスタ１００と、前記シフトレジスタｌＯ
Ｏの循環回数をカウントする２ビツトのカウンタ１５０
と、並列データがマイクロプロセッサのデータバス２０
０との間で授受され、前記シフトレジスタ１００と前記
カウンタ１５０の出力によってデコードされたビット位
置のデータが、シリアル入出力端子２０との間で授受さ
れるランダムアクセスメモリ３００によって主要部が構
成されている。

また、前記シフトレジスタ１０００１つのビットと前記
カウンタの出力はＤフリップフロップ４００のＤ端子に
供給され、前記Ｄフリップフロ７プ４００の出力信号が
送受信動作完了報知端子３１に供給されるとともに、Ａ
ＮＤゲート４０１および割り込み出力端子３０を介して
マイクロプロセッサに対する割り込み要求信号となるよ
うに構成されている。さらに、リセット端子４０．クリ
ア端子５０はマイクロプロセッサのノンランチ形式の出
力ボートに接続されてソフトウェアによるリセ−／　ト
信号が供給され、割り込み禁止端子６０と送受信データ
のフレーム長選択端子７０はいずれもマイクロプロセッ
サのラッチ形式の出力ボートに接続されてそれぞれソフ
トウェアによる割り込みコントロールと割り込みタイミ
ングの切り換えに利用される。また、前記シリアル入出
力端子２０に供給される信号はシュミット形式のインバ
ータ５００とインバータ５０１を介して前記ランダムア
クセスメモリ３００のシリアルデータ入力端子３１０に
印加され、前記ランダム７クセスメモリ３００のシリア
ルデータ出力端子３２０には波形整形用のＤフリップフ
ロップ６００のＤ端子が接続され、前記Ｄフリップフロ
ップ６００の出力信号は３ステートインバータ６０１を
介して前記シリアル入出力端子２０に送出されるように
構成されている。一方、前記シリアルクロック端子１０
に供給されるクロック信号とシステムクロック入力端子
９０に供給されるクロック信号からタイミング信号発生
回路７００によって作りだされるタイミング信号が前記
ランダムアクセスメモリ３００のシリアルデータ読み取
りクロック入力端子３３０と前記Ｄフリップフロップ６
００のクロック端子に供給されている。なお、ランダム
アクセスメモリ３００に接続される送受信切り換え端子
８０はマイクロプロセッサのラッチ形式の出力ボートに
接続されてソフトウェアによる送受信の切り換えに利用
され、並列データロード端子８１にはマイクロ命令によ
るコントロール信号が供給され、ブロックセレクト端子
８２にはランダムアクセスメモリ３００の並列入出力部
を７クテイブ状態にするためのセレクト信号が供給され
る。

以上のように構成された送受信装置について、第１図の
構成図と第２図に示した主要部のタイミングチャートを
もとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子１０に供給され
るクロック信号波形を示したものであり、第２図Ｂはリ
セット端子４０に供給されるリセット信号波形を示した
ものであり、第２図Ｃ，Ｄ。

Ｅ、Ｆはいずれもシフトレジスタ１００の各ビットの出
力信号波形を示したものであり、第２図Ｇ。

Ｈはいずれもカウンタ１５０の各ビットの出力信号波形
を示したものであり、第２図■はＤフリップフロップ４
００の出力信号波形を示したものであり、第２図Ｊはシ
リアル入出力端子２０に送出されるシリアルデータの変
化のもようを示したものであり、第２図にはシリアル入
出力端子２０に供給されるデータがランダムアクセスメ
モリ３００に読み込まれるタイミングを示したものであ
る。

第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめシフトレジスタ１００の状態を［０
００１Ｆにするとともにカウンタ１５０およびＤフリッ
プフロップ４００をリセットしておき、データバス２０
０からランダムアクセスメモリ３００に対して１６ビン
トまたは８ビツトの送信データを書き込む。続いて、送
受信切り換え端子８０のレベルを送信状態に移行させた
うえで、シリアルクロック端子１０に送信用のクロック
信号を供給すればそのリーディングエツジが到来するご
とにシフトレジスタ１００の並列出力値が第２図Ｃ−Ｆ
に示すように、［１０００］、　　［０１００１，・・
・・・・、　　［００００Ｆ、　　と変化していき、そ
の出力値の循環回数をカウントするカウンタ１５０の出
力状態も第２図Ｇ、Ｈに示すように変化し、それに伴っ
て、Ｄフリップフロップ６００のＤ端子に送出されるラ
ンダムアクセスメモリ３００のデータのビット位置も切
り換えられていく、これによって、タイミング信号発生
回路７００からＤフリップフロップ６００に供給される
タイミング信号のリーディングエツジが到来するごとに
送信データがシリアル入出力端子２０に送出されていく
が、シフトレジスタ１００の並列出力値が［０００１］
になり、カウンタ１５０の第１ビツトの出力が“０°に
なると、Ｄフリップフロップ４００のＤ端子のレベルが
°１゛に移行し、第２図１に示したようにシリアルクロ
ック端子１０に供給されるクロック信号のトレイリング
エツジにおいてＤフリ７プフロフブ４００の出力レベル
が°１°に移行して割り込み出力端子３０に割り込み要
求信号が送出される。その結果、マイクロプロセッサは
割り込み処理ルーチンを開始し、必要に応じてデータバ
ス２００からランダムアクセスメモリ３００に対して１
６ビツトまたは８ビツトの送信データを再び書き込み、
続くデータの送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子７０のレベルが°ｌ゛になっているときに
はデータを１６ビツト分送信した時点でＤフリップフロ
ップ４００の出力が′１°に移行するが、フレーム長選
択端子７０のレベルが°０゛になっているときにはデー
タを８ビツト分送信した時点でＤフリ７プフロフプ４０
０の出力が“１°に移行する。

つぎに、シリアルデータの受信を行うには、あらかしめ
シフトレジスタ１００の状態を［０００１］にするとと
もにカウンタ１５０およびＤフリップフロップ４００を
リセットしておき、送受信切り換え端子８０のレベルを
受信状態に移行させておけば、シリアルクロック端子１
０に受信用のクロック信号が供給されると、そのリーデ
ィングエツジが到来するごとにシフトレジスタ１００の
並列出力値とカウンタ１５０の出力が変化していき、そ
れに伴ってシリアル入出力端子２０からランダムアクセ
スメモリ３００に書き込まれるデータのビット位置も切
り換えられていき、タイミング信号発生回路７００から
ランダムアクセスメモリ３００に供給されるタイミング
信号がアクティブ状態になったときに選択されたビット
位置に受信データが書き込まれていく。シフトレジスタ
１００の並列出力値が［０００１］になり、カウンタ１
５０の第１ビツトの出力が“０′になると、送信時と同
様に、シリアルクロック端子ｌＯに供給されるクロック
信号のトレイリングエツジにおいて割り込み出力端子３
０に割り込み要求１３号が送出される。その結果、マイ
クロプロセッサは割り込み処理ルーチンを開始するので
、この割り込み処理ルーチンによってランダムアクセス
メモリ３００からデータバス２００を介して並列データ
を読み取ればよい。

なお、送信時には３ステートインバータ６０１の出力側
がシリアル入出力端子２０に接続されるが、受信時には
切り月１される。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同しようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではシフトレジスタとシフトカ
ウンタの両方を必要としていたのに対して、本発明のシ
リアルデータの送受信装置では、わずかに４ビツトのシ
フトレジスタ１００と２ビツトのカウンタ１５０によっ
て１フレームが１６あるいは８ビ・７トのシリアルデー
タを送受信することができる。すなわち、従来の装置が
１フレームのビット数と同じビット数のシフトレジスタ
とシフトカウンタを必要とじていだのに対して、本発明
の装置では１フレームで扱うビット数の２分の１以下の
ビット長を有する定レベル循環型のシフトレジスタと、
前記シフトレジスタの循環回数をカウントするカウンタ
によって同等の動作をさせることができ、それに伴って
回路構成が簡略化されるとともにランダムロジック回路
の占める割合が少な（なり、ワンチップのＬＳＩを構成
する際にレイアウトを行いやすく、生産工程におけるＬ
ＳＩの検査にも適している。

さらに、送受イ３データをシフトレジスタを介すること
なく、送信時には直接にランダムアクセスメモリ３００
から送出させ、受信時には直接読み込むように構成して
いるので、より高速に大量のデータを処理することもで
きる。すなわち、第１図に示した実施例においてはラン
ダムアクセスメモリ３００の総ビット数は１６ビソトで
あるので、送受信するデータの１フレームが８ビツト構
成であれば前記ランダムアクセスメモリ３００はダブル
バッファの機能を有していることになるが、ｌフレーム
１６ビツト構成のデータを送受信する場合にはダブルハ
フファ機能を有さないので、１フレーム送受信する度に
データバス２００との間で並列データを授受する必要が
ある。しかしながら、カウンタ１５０とランダムアクセ
スメモリ３００のビットを増加させることにより容易に
多段バッファ構成となり、これによってより多くの情報
を一挙に扱うことができ、高度な通信も可能となる。

なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インハーク３０１と３ステートインバータ３０２によっ
て構成されている０例えば、第１図のシリアルデータ読
み取りクロンク入力端子３３０のレベル（ＣＫ）が“１
゛であって、送受信切り換え端子８０のレベル（ＴＸ）
が“０゜であるとすると、ＮＯＲゲート３５０の出力レ
ベルは“ビ　となり、シフトレジスタ１００の並列出力
とカウンタ１５０の出力信号が供給されるＡＮＤゲート
３０３のレベルもまた°１°であれば、３ステートイン
バータ３０４がアクティブ状態となってシリアル入出力
端子２０のデータ（ＳＤＡ）が第３図の５１５ｉ子を介
してメモリセルに書き込まれる。また、送信状態にあっ
て、送受信切り換え端子８０のレベル（ＴＸ）が’１’
であるとすると、第１図の３ステートインバータ６０１
の出力側がシリアル入出力端子２０に接続されるので、
タイミング信号発生回路７００からＤフリップフロップ
６００に供給されるタイミング信号のリーディングエツ
ジにおいて、前記ＡＮＤゲート３０３を始めとするデコ
ーダによって選択されたビット位置のメモリセルの出力
が第３図のＳＯ端子を介して前記シリアル入出力・端子
２０に送出される。さらに、並列データの書き込み時に
は３ステートバツフア３０５がアクティブ状態となり、
並列データの読み込み時には３ステートインバータ３０
６がアクティブ状態となる。

ところで、第１図のタイミング信号発生回路７００はラ
ンダムアクセスメモリ３００とシリアル入出力端子２０
の間でシリアルデータを授受するタイミングを設定する
ために用いられているが、その具体的な構成は本発明の
本質とは直接には関係がないので、第４図および第５図
にそれぞれ具体的な構成例と入出力信号のタイミングチ
ャートを示すにとどめる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、１フレームで扱うビット数（実施例
においては１６または８ピント）の２分の１以下のビッ
ト長（実施例においては４ビツト）を有する定レベル循
環型のシフトレジスタ１００と、前記シフトレジスタの
循環回数をカウントするカウンタ１５０と、並列データ
がデータバス２００との間で授受され、前記シフトレジ
スタと前記カウンタの出力によって選択されたビット位
置のデータがシリアル入出力端子２０との間で授受され
るメモリ手段（実施例においてはランダムアクセスメモ
リ３００を用いているがラッチ形式のメモリであっても
よい、）を備えたことを特徴とするもので、簡単な構成
で通信装置を実現することができるとともに、本発明を
適用することにより、比較的容易に高度の処理が行える
通信装置を得ることもでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はランダムアクセスメモリの構成例
を示した回路結線図、第４図はタイミング信号発生回路
の構成例を示した回路結線図、第５図は第４図の入出力
信号のタイミングチャートである。 ２０・・・・・・シリアル入出力端子、１００・・・・
・・シフトレジスタ、１５０・・・・・・カウンタ、２
００・・・・・・データバス、３００・・・・・・ラン
ダムアクセスメモリ。 代理人の氏名　弁理士　中尾敏男　ほか１名Ｍ　２　図 第　４　図 ＠　５　図

Claims (2)

【特許請求の範囲】
1. （１）１フレームで扱うビット数の２分の１以下のビッ
   ト長を有する定レベル循環型のシフトレジスタと、前記
   シフトレジスタの循環回数をカウントするカウンタと、
   並列データがデータバスとの間で授受され、前記シフト
   レジスタと前記カウンタの出力によって選択されたビッ
   ト位置のデータがシリアル入出力端子との間で授受され
   るメモリ手段からなるシリアルデータの送受信装置。
2. （２）１フレームで扱うビット数の２分の１のビット長
   を有する定レベル循環型のシフトレジスタと、リード／
   ライト切り換え端子とブロックセレクト端子を有し、前
   記ブロックセレクト端子がアクティブ状態にされたとき
   、前記リード／ライト切り換え端子に印加されるレベル
   に応じて並列データがデータバスとの間で授受されるラ
   ンダムアクセスメモリを備えたことを特徴とする特許請
   求の範囲第（１）項記載のシリアルデータの送受信装置
   。