JPS62299153A - シリアルデ−タの送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明はシリアルデータの通信装置に関し、掻めて筒車
な構成でありながら高度な通信にも対応できる送受信装
置を提供するものであり、特にマイクロプロセッサに好
適なりｙを実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信製ｒは、シフトレ
ジスフとシフトカウンタ、さらにはパフファレジスクに
よって構成され、その典型的な例が特公昭６０−５８４
８２号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
［０互間の配線数も多く、回路構成が複雑になるだけで
なく、一度に大量のデータの通信を行う場合にはその処
理の多くをソフトウェアに頬らざるを得ず、より高度な
通信あるいは高速のデータ転送を行うためにはその都度
回路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、送受信クロックが供給されるカウ
ンタと、並列データがデータバスとの間で授受され、前
記カウンタの出力によってデコードされたビット位置の
データがシリアル入出力端子との間で授受されるメモリ
からなる通信手段を備えている。

作用 本発明では前記した構成によって、極めて簡単な構成で
通信装置を実現することができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子ｌＯを介し
て送受信クロックが供給される３ビツトのダウンカウン
タ１００と、並列データがマイクロプロセッサのデータ
バス２００との間で授受され、カウンタバス１５０を介
して供給される前記カウンタ１００の出力によってデコ
ードされたビット位置のデータが、シリアル入出力端子
２０との間で授受されるランダムアクセスメモリ３００
によって主要部が構成されている。

また、前記カウンタ１００の各ビットの出力はＤフリッ
プフロップ４００に供給され、前記Ｄフリップフロップ
４００の出力信号がＡＮＤゲート４］０および割り込み
出力端子３０を介してマイクロプロセッサに対する割り
込み要求信号となるように構成されている。さらに、リ
セット端子４０、クリア端子５０はマイクロプロセッサ
のノンラッチ形式の出力ポートに接続されてソフトウェ
アによるリセット信号が供給され、割り込み禁止端子６
０はマイクロプロセッサのランチ形式の出力ポートに接
続されてソフトウェアによる割り込みコントロールに利
用される。なお、ランダムアクセスメモリ３００に接続
される送受信切り換え端子７０はマイクロプロセッサの
ランチ形式の出力ポートに接続されてソフトウェアによ
る送受信の切り換えに利用され、リード／ライト切り換
え端子７１にはマイクロ命令によるコントロール信号が
供給され、ブロックセレクト端子７２にはランダムアク
セスメモリ３００の並列入出力部をアクティブ状態にす
るためのセレクト信号が供給される。

以上のように構成された送受信装置について、第１図の
構成図と第２図に示した主要部のタイミングチャートを
もとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子ｌＯに供給され
るクロック信号波形を示したものであり、第２図Ｂ、Ｃ
，Ｄはいずれもカウンタ１００の各ビットの出力信号波
形を示したものであり、第２図Ｅ、Ｆ、Ｇ、Ｈ，Ｉ、Ｊ
、に、Ｌはいずれもランダムアクセスメモリ３００の内
部に構成されたビット位置切り換えデコーダの出力信号
波形を示したものであり、第２図Ｍはシリアル入出力端
子２０に送出されるシリアルデータの変化のもようを示
したものである。

第１図に示した装置によってシリアルデータの送信を行
うには、あらかしめカウンタ１００とＤフリップフロッ
プ４００をリセットしておき、データバス２００からラ
ンダムアクセスメモリ３００に対して８ビツトの送信デ
ータを書き込む。

続いて、送受信切り換え端子７０のレベルを送信状態に
移行させたうえで、シリアルクロック端子ｌＯに送信用
のクロック信号を供給すればそのリーディングエツジが
到来するごとにカウンタ１００のカウント（直が［１１
１１、［１１０］　。

・・・・・・、　　［００１１，［０００１と変化して
いき、それに伴って第２図Ｅ−Ｌに示すように、シリア
ル入出力端子２０に送出されるランダムアクセスメモリ
３００のデータのビット位置も切り換えられていく、カ
ウンタ１００のカウント値が［０００１になると、Ｄフ
リップフロップ４００のＤ端子のレベルが“１”に移行
し、シリアルクロック端子１０に供給されるクロック信
号のトレイリングエツジにおいてＤフリップフロップ４
００の出力レベルが“ビに移行して割り込み出力端子３
０に割り込み要求信号が送出される。その結果、マイク
ロプロセッサは割り込み処理ルーチンを開始し、必要に
応じてデータバス２００からランダムアクセスメモリ３
００に対して８ビツトの送信データを再び書き込み、続
く８ビツトのデータの送信に備える。

一方、シリアルデータの受信を行うには、あらかじめカ
ウンタｌＯＯとＤフリップフロップ４００をリセットし
ておき、送受信切り換え端子７０のレベルを受信状態に
移行させておけば、シリアルクロック端子１０に受信用
のクロック信号が供給されると、そのリーディングエツ
ジが到来するごとにカウンタ１００のカウント値が変化
していき、それに伴ってシリアル入出力端子２０からラ
ンダムアクセスメモリ３００に書き込まれるデータのビ
ット位置も切り換えられていく。カウンタ１００のカウ
ント値が［０００Ｆになると、送信時と同様に、シリア
ルクロック端子１０に供給されるクロック信号のトレイ
リングエツジにおいて割り込み出力端子３０に割り込み
要求１３号が送出される。その結果、マイクロプロセッ
サは割り込み処理ルーチンを開始するので、この割り込
み処理ルーチンによってランダムアクセスメモリ３００
からデータバス２００を介して並列データをｊ売み取れ
ばよい。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同しようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではシフトレジスタとシフトカ
ウンタの両方を必要としていたのに対して、本発明のシ
リアルデータの送受信装置ではシフトレジスタを必要と
せず、それに伴って回路構成が簡略化されるとともにラ
ンダムロジック回路の占める割合が少なくなり、ワンチ
ップのＬＳＩを構成する際にレイアウトを行いやすく、
生産工程におけるＬＳＩの検査にも適している。さらに
、送受信データをシフトレジスタを介することなく、送
信時には直接にランダムアクセスメモリ３００から送出
させ、受信時には直接読み込むように構成しているので
、より高速に大量のデータを処理することもできる。す
なわち、ランダムアクセスメモリ３００のアドレスを増
加させて多段バッファ構成にしておき、そのアドレスの
選択をビット数を増加させたカウンタ１００の上位ビッ
トによって行うことにより、より多くの情報を一挙に扱
うことができ、高度な通信も可能となる。

なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インパーク３０１と３ステートインパーク３０２によっ
て構成され、ＡＮＤゲート３０３は第１図のカウンタ１
００のカウント値を対応するビット位置にデコードする
デコーダの一部を構成しており、例えば、第１図のシリ
アルクロック端子１０のレベル（ＳＣＫ）が“Ｏ゛であ
って、送受信切り換え端子７０のレベル（ＴＸ）が“０
゛であるとすると、Ｎ　ＯＲゲート３５０の出力レベル
は“１゛となり、前記ＡＮＤゲート３０３の出力レベル
もまた“１°であれば、３ステートインバータ３０４が
アクティブ状態となってシリアル入出力端子２０のデー
タ（ＳＤＡ）がメモリセルに書き込まれる。また、送信
状態にあって送受信切り換え端子７０のレベル（Ｔ　Ｘ
）が“１゛であるとすると、３ステートインバータ３５
１がアクティブ状態となってデコーダによって選択され
たメモリセルの出力が第１図のシリアル入出力端子２０
に送出される。さらに、並列データの書き込み時には３
ステートバツフア３０５がアクティブ状態となり、並列
データの読み込み時には３ステートインバータ３０６が
アクティブ状態となる。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、シリアルクロック端子１０を介して
送受信クロックが供給されるカウンタ１００と、並列デ
ータがデータバス２００との間で授受され、前記カウン
タの出力によってデコードされたビット位置のデータが
シリアル入出力端子との間で授受されるメモリ手段（実
施例においてはランダムアクセスメモリ３００を用いて
いるがラッチ形式のメモリであってもよい。）を備えた
ことを特徴とするもので、極めて簡単な構成で通信装置
を実現することができるとともに、本発明を通用するこ
とにより、比較的容易に高度の処理が行える通信装置を
得ることもでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はランダムアクセスメモリの構成例
を示した回路結線図である。 ２０・・・・・・シリアル入出力端子、１００・・・・
・・カウンタ、２００・・・・・・データバス、３００
・・・・・・ランダムアクセスメモリ。 代理人の氏名　弁理士　中尾敏男　はか１名第２ｒ２１

Claims (2)

【特許請求の範囲】
1. （１）送受信クロックが供給されるカウンタと、並列デ
   ータがデータバスとの間で授受され、前記カウンタの出
   力によってデコードされたビット位置のデータがシリア
   ル入出力端子との間で授受されるメモリ手段からなるシ
   リアルデータの送受信装置。
2. （２）リード／ライト切り換え端子とブロックセレクト
   端子を有し、前記ブロックセレクト端子がアクティブ状
   態にされたとき、前記リード／ライト切り換え端子に印
   加されるレベルに応じて並列データがデータバスとの間
   で授受されるランダムアクセスメモリを備えたことを特
   徴とする特許請求の範囲第（１）項記載のシリアルデー
   タの送受信装置。