JPS6367041A - シリアルデ−タの送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの送受信装置に関し、簡単な構
成でありながら高度な通信にも対応できる送受信装置を
提供するものであり、特にマイクロプロセッサに好適な
装置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭６０−５８４
８２号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置では、送受信り１１ツクが供給され、送
信開始前に第１のカラン１−値にプリセットされるとと
もに受信開始前には０？７記第１のカウント値に対して
１カウントたけ異なる第２のカウント値にプリセットさ
れるカウンタと、＼１ｆ列データがデータバスとの間で
授受され、ｆｊｌ　Ｒ＋２カウンタの出力によってデコ
ードされたヒ′ソト位置のデータがシリアル入出力端子
との間で授受されるメモリからなる通信手段を備えてい
る。

作用 本発明では前記した構成によって、よりｆ！ｆＴ　’ｔ
′Ｌな構成で、しかも汎用性に冨んだ通信装置を実現す
ることができる。

実施例 以下、本発明の一実施例について図面を参照し２ながら
説明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子１０を介し
て送受信クロックが供給され、送信開始前にそのカウン
ト値が（１１１１）にプリセントされるとともに受信開
始にはそのカラン］・値が（００００）にプリセットさ
れる４ビツトのカウンタ１００と、並列データがデータ
バス２００との間で授受され、前記カウンタ１００の出
力によってデコードされたビット位置のデータがシリア
ル入出力端子２０との間で授受されるランダムアクセス
メモリ３００によって主要部が構成されている。また、
前記カウンタ１００の出力はＤフリップフロップ４００
のＤ端子に供給され、前期Ｄフリップフロップ４００の
出力信号が送受信動作完了報知端子３０に供給されると
ともに、ＮＯＲゲート４吋および割り込み出力端子３１
を介してマイクロプロセッサに対する割り込み要求信号
となるように構成されている。

さらに、リセット端子４０．クリア端子５ｏはマイクプ
ロセッサのノンラッチ形式の出力ポートに接続されてソ
フトウェアによるりセン１−信号が供給され、割り込み
禁止端子６０と送受信データのフレーム長選択端子７０
はいずれもマイクプロセッサのラッチ形式の出力ポート
に接続されてそれぞれソフトウェアによる割り込みコン
トロールと割り込みタイミングの切り換えに利用される
。また、前記シリルア入出力端子２０に供給される信号
はシュミット形式のインバータ５００とインバータ５０
１を介して前期ランダムアクセスメモリ３０（）のシリ
アルデータ入力端子３１０に印加され、前記ラングＪ。

アクセスメモリ３００のシリアルデータ出力端７−３２
０には波形整形用Ｄフリップフロップ６０（ＩＱ）Ｄ端
子が接続され、前記Ｄフリップフロップ６００の出力信
号は３ステートインバータ６０１を介して前１１ＪＩシ
リアル人出力端子２０に送出されるように構成されてい
る。一方、前記シリアルクロック端子１ｏに供給される
クロック信号とシステムクロック入力端子９０に供給さ
れるクロック信号からタイミング信号発生回路７００に
よって作りだされるタイミング信号が前期ラング１、ア
クセスメモリ３ｏｏのシリアルデータ読み取りクロック
入力端子３３０に供給されている。なお、ランダムアク
セスメモリ　３００に接続される送受信切り換え端子８
ｏはマイクロプロセッサのランチ形式の出力ポートに接
続されてソフトウェアによる送受信の切り換えに利用さ
れ、並列データロード端子８１にはマイクロ命令による
コントロール信号が供給され、ブロックセレクト端子８
２には前期ランダムアクセスメモリ３００の並列入出力
部をアクティブ状態にするためのセレクト信号が供給さ
れる。

以」−のように構成された送受信装置について、第１図
の構成図および第２図に示した送信時の主要部のタイミ
ングチャー１〜と第３図に示した受信時の主要部のタイ
ミングチャートをもとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子１ｏに供給され
るクロック信号波形を示したものであり、第２図Ｂはリ
セット端子４ｏに供給されるリセット信号波形を示した
ものであり、第２図Ｃ，Ｄ、　　Ｅ。

Ｆはいずれもカウンタ１．００の各ビットの出カ信号波
形を示したものであり、第２図Ｇ、ＨはそれぞれＡＮＤ
ゲー１−　／１０２．　ＮＯＲゲート４０３の出力信号
波形を示したものであり、第２図ＩばＤフリップフロッ
プ４００の出力信号波形を示したものであり、第２図Ｊ
はシリアル入出力端子２０に送出されるシリアルデータ
の変化のもようを示ｊ７たものである。また、第３図Ａ
〜■はそれぞれ第２図の同一記号の信号波形に対応して
いるが、第３図Ｊばシリアル入出力端子２０に供給され
るデータがランダムアクセスメモリ３００に読み込まれ
る夕・イミングを示したものである。

第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示したように、あらかじめカウンタ１
００の状態を（１１１１）にするとともにＤフリソブフ
ロソフ゛４００をリヒソｌ−シて才りき、データバス２
００からランダムアクセスメモリ３００に対して１６ビ
ソトまたは８ピノ１−の送信データを書き込む。続いて
、送受信切り換え端子８０のレベルを送信状態の１゛に
移行させたうえで、シリアルクロック端子１０に送信用
のクロック信号を供給すればそのリーディングエツジが
到来するごとにカウンタ１００のカウント値が第２図Ｃ
−Ｆに示すように、〔１１１０）　、　　Ｃｌｌ０１．
）　、　、　　と変化していき、それに伴って、Ｄフリ
ップフロ・ノブ６００のＤ端子に送出されるランダムア
クセスメモリ　３００のデータのビット位置も切り換え
られていく。これによって、Ｄフリップフロップ６００
に供給されるクロック信号のり−ディンクエッジが到来
するごとに送信データがシリアル入出力端子２０に送出
されていくが、カウンタ１００のカウント値が（１１１
１）になると、ＡＮＤゲート４０２の出力レベルが１゛
に移行し、第２図Ｉに示したようにシリアルクロック端
子１０に供給されるクロック信号のトレイリングエツジ
においてＤフリップフロップ４００の出力レベルが′Ｉ
°に移行して割り込み出力端子３１に割り込み要求信号
が送出される。その結果、マイクロプロセッサは割り込
み処理ルーチンを開始し、必要に応じてデータバス２０
０からランダムアクセスメモリ３００に対して１６ビツ
トまたは８ビツトの送信データを再び書き込み、続くデ
ータの送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子７０のレベルが“１゛になっているときに
はデータを１６ビソト分送信した時点でＤフリップフロ
ップ４００の出力が“ビに移行するが、フレーム長選択
端子７０のレベルがＯ°になっているときにはデータを
８ビット分送信した時点でＤフリップフロップ４００の
出力が“■゛に移行する。

つぎに、シリアルデータの受信を行うには、第３図に示
したように、あらかじめカウンター００の状態を（００
００）にするとともにＤフリップフロップ４００をリセ
ソトシておき、送受信りＪり換え端子８０のレベルを受
信状態の°０”　の移行さ・Ｕ゛てオンけば、シリアル
クロック端子１０に受信用のり１′１ツク信号が供給さ
れると、そのリーディングエツジが到来するごとにカウ
ンター００のカウント値が変化していき、それに伴って
シリアル入出力端子２０からランダムアクセスメモリ３
００に書き込１Ｐれるデータのビット位置も切り換えら
れていき、クィミング信号発生回路７００からランダム
アクセスメモリ　３００に供給されるタイミング信号が
アクティブ状態になったときに選択されたビット位置に
受信データが書き込まれていく。カウンタ１００のカウ
ント値が（００００）になると、送信時と同様に、シリ
アルクロック端子１０に供給されるクロック信号のトレ
イリングエツジにおいて割り込み出力端子３１に割り込
み要求信号が送出される。その結果、マイクロプロセッ
サは割り込み処理ルーチンを開始するので、この割り込
み処理ルーチンによってランダムアクセスメモリ３００
からデータバス２００を介して並列データを読み取れば
よい。

なお、送信時には３ステートインバータ６０１の出力側
がシリアル入出力端子２０に接続されるが、受信時には
切り離される。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではカウンタとシフＩ・カウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの送受信装置では、わずか４ビツトのカウンタ
１００のみによって１フレームが１６あるいは８ピツ１
へのシリアルデータを送受信することができる。また、
従来の装置では送信時にシリアルクロックの最初のリー
ディングエツジが到来したときにシフトレジスタの内容
が変化するために、送信データをシフトレジスタにセン
トする際にデータそのものを１ビツト分だけシフトさせ
ておく必要があるが、本発明のシリアルデータの送受信
装置では、達信開始前にカウンタ１００を（１１１１）
にプリセットし、受信開始前には１カウントだけ異なっ
たカラン１値の（００００）にリセットするだけで送信
データと受信しデータの対応がとれる。それに伴って回
路構成が簡略化されるとともにランダム１゛１シツク回
路の占める割合が少なくなり、ワンチップの１．　ＳＩ
を構成する際にレイアウトを行いやずく、生産工程にお
けるＬＳＩの検査にも適している。さらに、送受信デー
タをシフトレジスタを介することなく、送信時には直接
にランダムアクセスメモリ３００から送出させ、受信時
には直接読み込むように構成しているので、より高速に
大量のデータを処理することもできる。すなわち、第１
図に示した実施例においてはランダムアクセスメモリ３
００の総ビット数は１６ビソトであるので、送受信する
データの１フレームが８ビット構成であれば前記ランダ
ムアクセスメモリ３００はダブルバッファの機能を有し
ていることになるが、１フレームが１６ビント構成のデ
ータを送受信する場合にはダブルバッファ機能を有さな
いので、■フレーム送受信する度にデータバス２００と
の間で並列データを授受する必要がある。しかしながら
、カウンタ１００とランダムアクセスメモリ３００のビ
ット数を増加させることにより容易に多段バッファ構成
となり、これによってより多くの情報を一挙に扱うこと
ができ、高度な通信も可能となる。

なお、第４図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている。例えば、第１図のシリアルデータ読
み取りクロック入力端子３３０のレベル（ＣＫ）が′ｌ
゛であって、送受信切り換え端子８０レベル（ＴＸ）が
“０°であるとすると、ＮＯＲゲート３５０の出力レベ
ルは“１°　となり、カウンタ１００の出力が供給され
るＡ　Ｎ　ｔ）ゲート３０３のレベルもまた“１°であ
れば、３ステートインバータ３０４がアクティブ状態と
なってシリアル入出力端子２０のデータ（ＳＤＡ）が第
４図のＳｒ端子を介してメモリセルに書き込まれる。ま
た、送信状態にあって、送受信切り換え０ｔｉ）子８０
レベルが′１゛であるとすると、第１図の３ステートイ
ンバータ６０１の出力側がシリアル入出力端子２０に接
続されるので、シリアルクロック信号のリーディングエ
ツジにおいて、前期Ａ　Ｎ　Ｄデー１−３０３を始めと
するデコーダによって’ＵｔＲされたビット位置のメモ
リセルの出力が第４図のｓ　ｏ　ｂＨ７，１子を介して
前期シリアル入出力端子２０に送出される。さらに、並
列データの書き込み時には３ステートバッファ３０５が
アクティブ状態となり、並列データの読み込み時には３
ステートインバータ３０〔ｊが７クチイブ状態となる。

ところで、第１図のタイミング信号発生回路７００はシ
リアル入出力端子２０からランダムアクセスメモリ３０
０にシリアルデータを読み込むタイミングを設定するた
めに用いられているが、その具体的な構成は本発明の本
質とは直接には関係がないので、第５図に人出信号のタ
イミングチャートを示すにとどめる。第５図において信
号波形ＢＧＫと第１図のシステムクロック入力端子９０
に供給されるクロック信号を示したものであり、信号波
形ＳＣＫがシリアルクロック端子１０に印加される送受
信用のクロック信号を示したものであり、信号波形ＴＧ
Ｉはシリアルデータ読み取りクロック入力端子３３０に
送出される出力信号波形を示したものである。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らからなように、送受信クロックが供給され、送信
開始前に第１のカウント値にプリセットされるとともに
受信開始前には前期第１のカウント値に対して１カウン
トたけ異なる第２のカウント値にプリセントされるカウ
ンタ１００と、並列データがデータバス２００との間で
授受され、前期カウンタの出力によってデコードされた
ビット位置のデータがシリアル入出力端子２０との間で
授受されるメモリ手帳（実施例においてはランダムアク
セスメモリ３００を用いているがランチ形式のメモリで
あってもよい。）を備えたことを特徴とするもので、簡
単な構成で通信装置を実現するごができるとともに、本
発明を適用することにより、比較的容易に高度な処理が
行える通信装置を得ることもでき、大なる効果を奏する
。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図および第３図は第１図の主要
部タイミングチャート、第４図はランダムアクセスメモ
リの構成例を示した回路結線図、第５図はタイミング信
号発生回路の入出力信号のタイミングヂャー１〜である
。 ２０・・・・・・シリアル入出力端子、１００・・目・
・カウンタ、２００・・・・・・データバス、３００・
・・・・・ランダムアクセスメモリ。

Claims (2)

【特許請求の範囲】
1. （１）送受信クロックが供給され、送信開始前に第１の
   カウント値にプリセットされるとともに受信開始前には
   前記第１のカウント値に対して１カウントだけ異なる第
   ２のカウント値にプリセットされるカウンタと、並列デ
   ータがデータバスとの間で授受され、前記カウンタの出
   力によってデコードされたビット位置のデータがシリア
   ル入出力端子との間で授受されるメモリ手段からなるシ
   リアルデータの送受信装置。
2. （２）リード／ライト切り換え端子とブロックセレクト
   端子を有し、前記ブロックセレクト端子がアクティブ状
   態にされたとき、前記リード／ライト切り換え端子に印
   加されるレベルに応じて並列データがデータバスとの間
   で授受されるランダムアクセスメモリを備えたことを特
   徴とする特許請求の範囲第（１）項記載のシリアルデー
   タの送受信装置。