JPH0771076B2 - シリアルデ−タの送受信装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの送受信装置に関し、簡単な構
成でありながら高度な通信にも対応できる送受信装置を
提供するものであり、特にマイクロプロセッサに好適な
装置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために、本発明のシリアルデ
ータの送受信装置は、送信開始前に第１のカウント値に
プリセットされるとともに受信開始前には前記第１のカ
ウント値に対して１カウントだけ異なる第２のカウント
値にプリセットされ、シリアルクロックが供給されてそ
のリーディングエッジが到来したときにカウント値を更
新するカウンタと、並列データがデータバスとの間で授
受され、前記カウンタの出力によってデコードされたビ
ット位置のデータがシリアル入出力端子との間で授受さ
れるメモリ手段を備えている。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に富んだ通信装置を実現することができ
る。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子10を介して
送受信クロックが供給され、送信開始前にそのカウント
値が〔1111〕にプリセットされるとともに受信開始には
そのカウント値が〔0000〕にプリセットされる４ビット
のカウンタ100と、並列データがデータバス200との間で
授受され、前記カウンタ100の出力によってデコードさ
れたビット位置のデータがシリアル入出力端子20との間
で授受されるランダムアクセスメモリ300によって主要
部が構成されている。また、前記カウンタ100の出力は
Ｄフリップフロップ400のＤ端子に供給され、前記Ｄフ
リップフロップ400の出力信号が送受信動作完了報知端
子30に供給されるとともに、NORゲート401および割り込
み出力端子31を介してマイクロプロセッサに対する割り
込み要求信号となるように構成されている。さらに、リ
セット端子40,クリア端子50はマイクロプロセッサのノ
ンラッチ形式の出力ポートに接続されてソフトウェアに
よるリセット信号が供給され、割り込み禁止端子60と送
受信データのフレーム長選択端子70はいずれもマイクロ
プロセッサのラッチ形式の出力ポートに接続されてそれ
ぞれソフトウェアによる割り込みコントロールと割り込
みタイミングの切り換えに利用される。また、前記シリ
アル入出力端子20に供給される信号はシュミット形式の
インバータ500とインバータ501を介して前記ランダムア
クセスメモリ300のシリアルデータ入力端子310に印刷さ
れ、前記ランダムアクセスメモリ300のシリアルデータ
出力端子320には波形整形用Ｄフリップフロップ600のＤ
端子が接続され、前記Ｄフリップフロップ600の出力信
号は３ステートインバータ601を介して前記シリアル入
出力端子20に送出されるように構成されている。一方、
前記シリアルクロック端子10に供給されるクロック信号
とシステムクロック入力端子90に供給されるクロック信
号からタイミング信号発生回路700によって作りだされ
るタイミング信号が前記ランダムアクセスメモリ300の
シリアルデータ読み取りクロック入力端子330に供給さ
れている。なお、ランダムアクセスメモリ300に接続さ
れる送受信切り換え端子80はマイクロプロセッサのラッ
チ形式の出力ポートに接続されてソフトウェアによる送
受信の切り換えに利用され、並列データロード端子81に
はマイクロ命令によるコントロール信号が供給され、ブ
ロックセレクト端子82には前記ランダムアクセスメモリ
300の並列入出力部をアクティブ状態にするためのセレ
クト信号が供給される。

以上のように構成された送受信装置について、第１図の
構成図および第２図に示した送信時の主要部のタイミン
グチャートと第３図に示した受信時の主要部のタイミン
グチャートをもとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図Ｂはリセ
ット端子40に供給されるリセット信号波形を示したもの
であり、第２図C,D,E,Fはいずれもカウンタ100の各ビッ
トの出力信号波形を示したものであり、第２図G,Hはそ
れぞれANDゲート402,NORゲート403の出力信号波形を示
したものであり、第２図ＩはＤフリップフロップ400の
出力信号波形を示したものであり、第２図Ｊはシリアル
入出力端子20に送出されるシリアルデータの変化のもよ
うを示したものである。また、第３図Ａ〜Ｉはそれぞれ
第２図の同一記号の信号波形に対応しているが、第３図
Ｊはシリアル入出力端子20に供給されるデータがランダ
ムアクセスメモリ300に読み込まれるタイミングを示し
たものである。

第１図に示した装置によってシリアルデータの送信を行
うには、第２図に示したように、あらかじめカウンタ10
0の状態を〔1111〕にするとともにＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して16ビットまたは８ビットの送
信データを書き込む。続いて、送受信切り換え端子80の
レベルを送信状態の‘1'に移行させたうえで、シリアル
クロック端子10に送信用のクロック信号を供給すればそ
のリーディングエッジが到来するごとにカウンタ100の
カウント値が第２図Ｃ〜Ｆに示すように、〔1110〕，
〔1101〕,,と変化していき、それに伴って、Ｄフリップ
フロップ600のＤ端子に送出されるランダムアクセスメ
モリ300のデータのビット位置も切り換えられていく。
これによって、Ｄフリップフロップ600に供給されるク
ロック信号のリーディングエッジが到来するごとに送信
データがシリアル入出力端子20に送出されていくが、カ
ウンタ100のカウント値が〔1111〕になると、ANDゲート
402の出力レベルが‘1'に移行し、第２図Ｉに示したよ
うにシリアルクロック端子10に供給されるクロック信号
のトレイリングエッジにおいてＤフリップフロップ400
の出力レベルが‘1'に移行して割り込み出力端子31に割
り込み要求信号が送出される。その結果、マイクロプロ
セッサは割り込み処理ルーチンを開始し、必要に応じて
データバス200からランダムアクセスメモリ300に対して
16ビットまたは８ビットの送信データを再び書き込み、
続くデータの送信に備える。

なお、第１図および第２図からもわかるように、フレー
ム長選択端子70のレベルが‘1'になっているときにはデ
ータを16ビット分送信した時点でＤフリップフロップ40
0の出力が‘1'に移行するが、フレーム長選択端子70の
レベルが‘0'になっているときにはデータを８ビット分
送信した時点でＤフリップフロップ400の出力が‘1'に
移行する。

つぎに、シリアルデータの受信を行うには、第３図に示
したように、あらかじめカウンタ100の状態を〔0000〕
にするとともにＤフリップフロップ400をリセットして
おき、送受信切り換え端子80のレベルを受信状態の‘0'
の移行させておけば、シリアルクロック端子10に受信用
のクロック信号が供給されると、そのリーディングエッ
ジが到来するごとにカウンタ100のカウント値が変化し
ていき、それに伴ってシリアル入出力端子20からランダ
ムアクセスメモリ300に書き込まれるデータのビット位
置も切り換えられていき、タイミング信号発生回路700
からランダムアクセスメモリ300に供給されるタイミン
グ信号がアクティブ状態になったときに選択されたビッ
ト位置に受信データが書き込まれていく。カウンタ100
のカウント値が〔0000〕になると、送信時と同様に、シ
リアルクロック端子10に供給されるクロック信号のトレ
イリングエッジにおいて割り込み出力端子31に割り込み
要求信号が送出される。その結果、マイクロプロセッサ
は割り込み処理ルーチンを開始するので、この割り込み
処理ルーチンによってランダムアクセスメモリ300から
データバス200を介して並列データを読み取ればよい。

なお、送信時には３ステートインバータ601の出力側が
シリアル入出力端子20に接続されるが、受信時には切り
離される。

従来の装置では、シフトレジスタとシフトカウンタおよ
びバッファレジスタを必要としていたのに対して、第１
図に示した本発明のシリアルデータの送受信装置では、
わずか４ビットのカウンタ100とランダムアクセスメモ
リ300によって、１フレームが16あるいは８ビットのシ
リアルデータを従来の装置と同じようにして送受信する
ことができる。ところで、このようなシリアルデータの
送受信装置では、送信時にはシリアルクロックのリーデ
ィングエッジが到来するまでに該当するビット位置のシ
リアル出力データが確定されていなければならず、受信
時にはシリアルクロックのリーディングエッジが到来し
た直後に該当するビット位置のシリアルデータを読み込
まねばならない。

シリアルクロックの最初のリーディングエッジが到来し
た後に送受信データのビット位置指定がどのようになる
かを第２図および第３図を用いて説明する。送信時は第
２図Ａのシリアルクロックの最初のリーディングエッジ
が到来した後には、次の送信に備えて、第２図Ｊのよう
にD14の送信データをメモリから取り出さねばならず、
第１図のカウンタ100のカウント値は［1110］になって
いる必要がある。受信時は第３図Ａのシリアルクロック
の最初のリーディングエッジが到来した後には、第３図
ＪのようにD15の受信データのメモリへの格納を行なわ
ねばならず、カウンタ100のカウント値は［1111］にな
っている必要がある。したがって、本発明のシリアルデ
ータの送受信装置では、送信開始前にカウンタ100を［1
111］にプリセットし、受信開始前には１カウントだけ
異なったカウント値の［0000］にリセットするようにし
ている。これによって比較的簡単に送信データと受信デ
ータの対応がとれる。一方、従来の装置では送信時にシ
リアルクロックの最初のリーディングエッジが到来した
ときにシフトレジスタの内容が変化するために、送信デ
ータをシフトレジスタにセットする際にデータそのもの
を１ビット分だけシフトさせておく必要がある。それに
伴って回路構成が簡略化されるとともにランダムロジッ
ク回路の占める割合が少なくなり、ワンチップのLSIを
構成する際にレイアウトを行いやすく、生産工程におけ
るLSIの検査にも適している。さらに、送受信データを
シフトレジスタを介することなく、送信時には直接にラ
ンダムアクセスメモリ300から送出させ、受信時には直
接読み込むように構成しているので、より高速に大量の
データを処理することもできる。すなわち、第１図に示
した実施例においてはランダムアクセスメモリ300の総
ビット数は16ビットであるので、送受信するデータの１
フレームが８ビット構成であれば前記ランダムアクセス
メモリ300はダブルバッファの機能を有していることに
なるが、１フレームが16ビット構成のデータを送受信す
る場合にはダブルバッファ機能を有さないので、１フレ
ーム送受信する度にデータバス200との間で並列データ
を授受する必要がある。しかしながら、カウンタ100と
ランダムアクセスメモリ300のビット数を増加させるこ
とにより容易に多段バッファ構成となり、これによって
より多くの情報を一挙に扱うことができ、高度な通信も
可能となる。

なお、第４図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れている。例えば、第１図のシリアルデータ読み取りク
ロック入力端子330のレベル（CK）が‘1'であって、送
受信切り換え端子80レベル（TX）が‘0'であるとする
と、NORゲート350の出力レベルは‘1'となり、カウンタ
100の出力が供給されるANDゲート303のレベルもまた
‘1'であれば、３ステートインバータ304がアクティブ
状態となってシリアル入出力端子20のデータ（SDA）が
第４図のSI端子を介してメモリセルに書き込まれる。ま
た、送信状態にあって、送受信切り換え端子80レベルが
‘1'であるとすると、第１図の３ステートインバータ60
1の出力側がシリアル入出力端子20に接続されるので、
シリアルクロック信号のリーディングエッジにおいて、
前記ANDゲート303を始めとするデコーダによって選択さ
れたビット位置のメモリセルの出力が第４図のSO端子を
介して前記シリアル入出力端子20に送出される。さら
に、並列データの書き込み時には３ステートバッファ30
5がアクティブ状態となり、並列データの読み込み時に
は３ステートインバータ306がアクティブ状態となる。

ところで、第１図のタイミング信号発生回路700はシリ
アル入出力端子20からランダムアクセスメモリ300にシ
リアルデータを読み込むタイミングを設定するために用
いられているが、その具体的な構成は本発明の本質とは
直接には関係がないので、第５図に入出信号のタイミン
グチャートを示すにとどめる。第５図において信号波形
BCKは第１図のシステムクロック入力端子90に供給され
るクロック信号を示したものであり、信号波形SCKがシ
リアルクロック端子10に印加される送受信用のクロック
信号を示したものであり、信号波形TGIはシリアルデー
タ読み取りクロック入力端子330に送出される出力信号
波形を示したものである。

発明の効果 本発明のシリアルデータの送受信装置は、以上の説明か
らも明らかなように、送信開始前に第１のカウント値に
プリセットされるとともに受信開始前には前記第１のカ
ウント値に対して１カウントだけ異なる第２のカウント
値にプリセットされ、シリアルクロックが供給されてそ
のリーディングエッジが到来したときにカウント値を更
新するカウンタ100と、並列データがデータバス200との
間で授受され、前記カウンタの出力によってデコードさ
れたビット位置のデータがシリアル入出力端子20との間
で授受されるメモリ手段（実施例においてはランダムア
クセスメモリ300を用いているがラッチ形式のメモリで
あってもよい）を備えたことを特徴とするもので、簡単
な構成で通信装置を実現することができるとともに、本
発明を適用することにより、比較的容易に高度の処理が
行える通信装置を得ることもでき、大なる効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図および第３図は第１図の主要
部タイミングチャート、第４図はランダムアクセスメモ
リの構成例を示した回路結線図、第５図はタイミング信
号発生回路の入出力信号のタイミングチャートである。 20……シリアル入出力端子、100……カウンタ、200……
データバス、300……ランダムアクセスメモリ。

フロントページの続き (72)発明者 太田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 曽我 順二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭60−30231（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】送信開始前に第１のカウント値にプリセッ
   トされるとともに受信開始前には前記第１のカウント値
   に対して１カウントだけ異なる第２のカウント値にプリ
   セットされ、シリアルクロックが供給されてそのリーデ
   ィングエッジが到来したときにカウント値を更新するカ
   ウンタと、並列データがデータバスとの間で授受され、
   前記カウンタの出力によってデコードされたビット位置
   のデータがシリアル入出力端子との間で授受されるメモ
   リ手段からなるシリアルデータの送受信装置。
2. 【請求項２】リード／ライト切り換え端子とブロックセ
   レクト端子を有し、前記ブロックセレクト端子がアクテ
   ィブ状態にされたとき、前記リード／ライト切り換え端
   子に印加されるレベルに応じて並列データがデータバス
   との間で授受されるランダムアクセスメモリを備えたこ
   とを特徴とする特許請求の範囲第（１）項記載のシリア
   ルデータの送受信装置。