JPS6336355A - シリアル・バス・インタ−フエイス回路 - Google Patents
シリアル・バス・インタ−フエイス回路Info
- Publication number
- JPS6336355A JPS6336355A JP61180359A JP18035986A JPS6336355A JP S6336355 A JPS6336355 A JP S6336355A JP 61180359 A JP61180359 A JP 61180359A JP 18035986 A JP18035986 A JP 18035986A JP S6336355 A JPS6336355 A JP S6336355A
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- JP
- Japan
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- serial
- terminal
- data input
- output terminal
- shift register
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- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 11
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明はシリアル・バス・インターフェイス回路に関し
、特にマイクロコンピュータに内蔵のシリアル・バス・
インターフェイス回路に関する。
、特にマイクロコンピュータに内蔵のシリアル・バス・
インターフェイス回路に関する。
近年、マイクロコンピュータ、特にＲＯＭ、ＲＡＭを内
蔵するシングルチップマイクロコンピュータを複数内蔵
した装置が多い。
蔵するシングルチップマイクロコンピュータを複数内蔵
した装置が多い。
この場合、装置内部の配線またはプリント基板上の配線
数を減少させるため、マイクロコンピュータ相互のデー
タ転送にはシリアル転送が用いられている。
数を減少させるため、マイクロコンピュータ相互のデー
タ転送にはシリアル転送が用いられている。
また、装置外部とのデータの送受信も同様の理由でシリ
アル転送方式の利用か増加しており、７イクロコンピュ
ータ自体の処理速度の向上ともあいまって、最近のマイ
クロコンピュータのほとんどかシリアル・バス・インタ
ーフェイス回路を搭載している。
アル転送方式の利用か増加しており、７イクロコンピュ
ータ自体の処理速度の向上ともあいまって、最近のマイ
クロコンピュータのほとんどかシリアル・バス・インタ
ーフェイス回路を搭載している。
第４図はシリアル・バス・インターフェイス回路の従来
例のブロック図である。この回路は、シフト・レジスタ
１．シリアル出力バッファ２．内部クロックＡあるいは
外部クロックの−・方をシフトクロックＢとして選択す
るシフト・クロック選択回路３．シリアル・データ入力
端子Ｓｌ、シリアル・データ出力端子ＳＯ、シフト・ク
ロック入出力端子ＳＣにで構成されている。
例のブロック図である。この回路は、シフト・レジスタ
１．シリアル出力バッファ２．内部クロックＡあるいは
外部クロックの−・方をシフトクロックＢとして選択す
るシフト・クロック選択回路３．シリアル・データ入力
端子Ｓｌ、シリアル・データ出力端子ＳＯ、シフト・ク
ロック入出力端子ＳＣにで構成されている。
第５図はシリアル・バス・インターフェイス回路の他の
従来例のブロック図である。この回路は第４図の回路に
おいて、シリアル・データの入出力を１本の端子で実現
可能にするための１線・２線転送切換回路４を設け、シ
リアル・データ出力端子ＳＯをシリアル・データの入出
力兼用端子ＳＩＯとして使用可能にしている。
従来例のブロック図である。この回路は第４図の回路に
おいて、シリアル・データの入出力を１本の端子で実現
可能にするための１線・２線転送切換回路４を設け、シ
リアル・データ出力端子ＳＯをシリアル・データの入出
力兼用端子ＳＩＯとして使用可能にしている。
第６図は１線・２線転送切換回路４の回路例を示す回路
図である。
図である。
ここで、第５図のシリアル・バス・インターフェイス回
路の動作を説明する。
路の動作を説明する。
（１）本回路を、シリアル人力とシリアル出力が各各独
立したデータ２線式シリアル・バスを有するシステムで
使用する場合。
立したデータ２線式シリアル・バスを有するシステムで
使用する場合。
この場合、モートレジスタＭＲ２を”０“レベルに設定
しておき、シフト・クロック選択回路３にて内部または
外部クロックの一方をシフト・クロックＢとして選択し
、シリアル・データ入力端子ＳＩに入力データバスを、
入出力兼用端子Ｓ■０に出力データバスを、シフト・ク
ロック人出端子ＳＣＨにシフト・クロック・ハスをそれ
ぞれ接続する。この状態で、シフト・レジスタ１に設定
しておいたデータがシフト・クロックＢに同期して順次
入出力兼用端子ＳＩＯより出力され、また受信時はシリ
アル・データ入力端子ＳＴよりデータが順次人力され、
シフト・レジスタ１に格納される。
しておき、シフト・クロック選択回路３にて内部または
外部クロックの一方をシフト・クロックＢとして選択し
、シリアル・データ入力端子ＳＩに入力データバスを、
入出力兼用端子Ｓ■０に出力データバスを、シフト・ク
ロック人出端子ＳＣＨにシフト・クロック・ハスをそれ
ぞれ接続する。この状態で、シフト・レジスタ１に設定
しておいたデータがシフト・クロックＢに同期して順次
入出力兼用端子ＳＩＯより出力され、また受信時はシリ
アル・データ入力端子ＳＴよりデータが順次人力され、
シフト・レジスタ１に格納される。
（２）本回路を、シリアル・データバスを１線式にした
システムで使用する場合。
システムで使用する場合。
この場合、モード・レジスタＭＲ２を”ｌ”レベルに設
定しておき、正電位ＶＤＤに抵抗を介してプルアップさ
れたシリアル・データ出力端を入出力兼用端子５１０に
接続する。この場合、ＰチャネルトランジスタＴｒｉは
カットオフしているため、入出力兼用’ｔ３４７−５１
０は、Ｎチャネルオーブン・トレイン出力を持つ入出力
端子となる。従って、データ転送開示面にシリアル・デ
ータ出力信号りを”１”レベルに設定しておくことで、
シリアル・データ人出力ハスが”Ｉ”レベルに設定され
、データ転送開示前の初期状態となる。この後、シリア
ル転送命令を実行することにより、前述と同様のシリア
ル・データ転送が実行される。
定しておき、正電位ＶＤＤに抵抗を介してプルアップさ
れたシリアル・データ出力端を入出力兼用端子５１０に
接続する。この場合、ＰチャネルトランジスタＴｒｉは
カットオフしているため、入出力兼用’ｔ３４７−５１
０は、Ｎチャネルオーブン・トレイン出力を持つ入出力
端子となる。従って、データ転送開示面にシリアル・デ
ータ出力信号りを”１”レベルに設定しておくことで、
シリアル・データ人出力ハスが”Ｉ”レベルに設定され
、データ転送開示前の初期状態となる。この後、シリア
ル転送命令を実行することにより、前述と同様のシリア
ル・データ転送が実行される。
近年、マイクロコンピュータ内蔵装置における処理は複
雑多岐に及び、同一装置内または外部装置との接続にお
いても複数のマイクロコンピュータ間のデータ転送が必
要となってきている。また、シリアル転送方式において
も、数種類のフす−マットか存在し、それらをひとつの
マイクロコンピュータで処理する必要も生じてきている
。
雑多岐に及び、同一装置内または外部装置との接続にお
いても複数のマイクロコンピュータ間のデータ転送が必
要となってきている。また、シリアル転送方式において
も、数種類のフす−マットか存在し、それらをひとつの
マイクロコンピュータで処理する必要も生じてきている
。
館者の場合、従来のシリアル・バス・インターフェイス
回路では、マスター側のマイクロコンピュータに接続さ
れる送信用シリアル・バスまたは受信用シリアル・バス
に多数のスレーブ側マイクロコンピュータが接続される
ため、１本のバスの負荷容量が増大し、高速転送が不可
能となる欠点があり、また、後者の場合、異なるシリア
ル転送フィーマットをひとつのマイクロコンピュータで
処理するには、２つ以トのシリアル・バス・インターフ
ェイス回路内蔵のマイクロコンピュータを使用するか、
外部に切換回路を組み、マイクロコンピュータの汎用出
力ポートを利用して切換制御を施す必要があり、いずれ
にしても、コストの増大とマイクロコンピュータのポー
ト使用効率の低下を余儀なくされていた。
回路では、マスター側のマイクロコンピュータに接続さ
れる送信用シリアル・バスまたは受信用シリアル・バス
に多数のスレーブ側マイクロコンピュータが接続される
ため、１本のバスの負荷容量が増大し、高速転送が不可
能となる欠点があり、また、後者の場合、異なるシリア
ル転送フィーマットをひとつのマイクロコンピュータで
処理するには、２つ以トのシリアル・バス・インターフ
ェイス回路内蔵のマイクロコンピュータを使用するか、
外部に切換回路を組み、マイクロコンピュータの汎用出
力ポートを利用して切換制御を施す必要があり、いずれ
にしても、コストの増大とマイクロコンピュータのポー
ト使用効率の低下を余儀なくされていた。
本発明のシリアル・バス・インターフェイス回路は、シ
リアル・データの人出力を行なう第１および第２のシリ
アル・データ入出力端子と、シリアルデータが格納され
るシフト・レジスタと、外部から第１のモードが設定さ
れると、第１．第２のシリアル・データ入出力端ｆをそ
れぞれシフト・レジスタのデータ入力端、出力端と接続
状態にし、第２のモードが設定されると、第１のシリア
ル・データ入出力端子とシフト・レジスタのデータ入力
端を非接続状態にし、第２のシリアル・データ入出力端
ｆをシフト・レジスタのデータ入力端およびデータ入力
端と接続状態にし、第３のモードが設定されると、第２
のシリアル・データ入出力端ｆとシフト・レジスタのデ
ータ出力端を非接続状態にし、第１のシリアル・データ
入出力端子をシフト・レジスタのデータ入力端およびデ
ータ出力端とに接続状態にする接続切換回路を有する。
リアル・データの人出力を行なう第１および第２のシリ
アル・データ入出力端子と、シリアルデータが格納され
るシフト・レジスタと、外部から第１のモードが設定さ
れると、第１．第２のシリアル・データ入出力端ｆをそ
れぞれシフト・レジスタのデータ入力端、出力端と接続
状態にし、第２のモードが設定されると、第１のシリア
ル・データ入出力端子とシフト・レジスタのデータ入力
端を非接続状態にし、第２のシリアル・データ入出力端
ｆをシフト・レジスタのデータ入力端およびデータ入力
端と接続状態にし、第３のモードが設定されると、第２
のシリアル・データ入出力端ｆとシフト・レジスタのデ
ータ出力端を非接続状態にし、第１のシリアル・データ
入出力端子をシフト・レジスタのデータ入力端およびデ
ータ出力端とに接続状態にする接続切換回路を有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシリアル・バス・インターフェイス回
路の一実施例のブロック図である。
路の一実施例のブロック図である。
本実施例は、シフト・レジスタ１．シリアル出力バッフ
ァ２．シフト・クロック選択回路３．シリアル・データ
入出力端子５１０１．５１０２．シフト・クロック入出
力端子ＳＣＫ、１線・２線転送切換回路４．シリアル転
送端子切換回路５で構成されている。
ァ２．シフト・クロック選択回路３．シリアル・データ
入出力端子５１０１．５１０２．シフト・クロック入出
力端子ＳＣＫ、１線・２線転送切換回路４．シリアル転
送端子切換回路５で構成されている。
第２図は第１図中のシフト・レジスタ１．シリアル出力
バッファ２を除く部分の具体例の回路図である。シリア
ル転送端ｆ切換回路５に設けられたモード・レジスタＭ
ＨＩはトランスファゲートＴ！ 、Ｔ２．Ｔ３．Ｔ４を
制御するものであり、シフト・クロック選択回路３内の
モート・レジスタＭＲ３はシフト・クロックを選択する
ものである。
バッファ２を除く部分の具体例の回路図である。シリア
ル転送端ｆ切換回路５に設けられたモード・レジスタＭ
ＨＩはトランスファゲートＴ！ 、Ｔ２．Ｔ３．Ｔ４を
制御するものであり、シフト・クロック選択回路３内の
モート・レジスタＭＲ３はシフト・クロックを選択する
ものである。
モード・レジスタＭＨＩ 、 ＭＲ２がともに”ｏ”設
定されている時は、シリアル・データ入出力端子５ＩＯ
Ｉがシリアル・データ入力端子、シリアル・データ入出
力端子５１０２がシリアル・データ出力端子としてそれ
ぞれシフト・レジスタ１の入力端、シリアル出力バッフ
ァ２に接続され、このシリアル・バス・インターフェイ
ス回路は、シフト・クロック・バス、シリアル・データ
人力バス、シリアル・データ出力ハスの従来の３線式シ
リアル・ハスに対応した動作を行なう。ここで、モード
・レジスタＭＲ２のみを”１“に設定すると、シフト・
データ入出力端子５１０１とシフト・レジスタ１のデー
タ入力端か非接続状態になり、シフト・データ入出力端
子５１０２かシフト・レジスタ１のデータ入力端とシリ
アル出力バッファ２と接続状態になり、このシリアル・
バス・インターフェイス回路はシフト・クロックバスと
、シリアル・データバス１本の計２木による２線式シリ
アル・ハスに対応した動作を行なう。以上は、第５図の
従来回路の動作と同じである。
定されている時は、シリアル・データ入出力端子５ＩＯ
Ｉがシリアル・データ入力端子、シリアル・データ入出
力端子５１０２がシリアル・データ出力端子としてそれ
ぞれシフト・レジスタ１の入力端、シリアル出力バッフ
ァ２に接続され、このシリアル・バス・インターフェイ
ス回路は、シフト・クロック・バス、シリアル・データ
人力バス、シリアル・データ出力ハスの従来の３線式シ
リアル・ハスに対応した動作を行なう。ここで、モード
・レジスタＭＲ２のみを”１“に設定すると、シフト・
データ入出力端子５１０１とシフト・レジスタ１のデー
タ入力端か非接続状態になり、シフト・データ入出力端
子５１０２かシフト・レジスタ１のデータ入力端とシリ
アル出力バッファ２と接続状態になり、このシリアル・
バス・インターフェイス回路はシフト・クロックバスと
、シリアル・データバス１本の計２木による２線式シリ
アル・ハスに対応した動作を行なう。以上は、第５図の
従来回路の動作と同じである。
次に、モート・レジスタＭＲＩを”１”、モート・レジ
スタＭＲ２を”０”に設定すると、今度はシフト・デー
タ入出力端子５ＩＯ２とシリアル出力バッファ２が非接
続状態になり、シフト・データ入出力端７−５ｌｏｔが
シフト・レジスタ１のデータ入力端とシリアル出力バッ
ファ２と接続状態になり、このシリアル・バス・インタ
ーフェイス回路は、シフト・クロックバスと、シリアル
・データバス１本の計２本による２線式シリアル・バス
に対応した動作を行なう。
スタＭＲ２を”０”に設定すると、今度はシフト・デー
タ入出力端子５ＩＯ２とシリアル出力バッファ２が非接
続状態になり、シフト・データ入出力端７−５ｌｏｔが
シフト・レジスタ１のデータ入力端とシリアル出力バッ
ファ２と接続状態になり、このシリアル・バス・インタ
ーフェイス回路は、シフト・クロックバスと、シリアル
・データバス１本の計２本による２線式シリアル・バス
に対応した動作を行なう。
第３図は応用例として、本実施例の回路を搭載したマス
ター側マイクロコンピュータＭＳとスレーブ側マイクロ
コンピュータＳＬＩ〜ＳＬ４の間のシリアル・データ転
送の例を示す図である。
ター側マイクロコンピュータＭＳとスレーブ側マイクロ
コンピュータＳＬＩ〜ＳＬ４の間のシリアル・データ転
送の例を示す図である。
今、スレーブ側マイクロコンピュータＳ１．１．ＳＬ２
とマスター側マイクロコンピュータＭＳとのデータ転送
を実施する場合、モード・レジスタＭＨＩを”ビに設定
する。これにより、シリアル・データ入出力１ｊｓＩＯ
＋にスレーブ側マイクロコンピュータＳＬＩ 、 ＳＬ
２のシフト・レジスタ入出力回路が接続されシリアル・
データ人出力が可能となる。一方、シリアル・データ入
出力端′ｆ−５ＩＯ２はハイ・インピーダンス状、杏と
なるため、シリアル・データ・バスＦはプルアップ抵抗
Ｒ２により”ルベルを保持し非転送状態となる。また、
スレーブ側マイクロコンピュータＳＬ３．ＳＬ４とのデ
ータ転送を実施する場合は、モートレスタＭＨＩを”０
”に設定することにより、前述と逆の選択となり、シリ
アル・データ入出力端子５１０２を介してのシリアル・
データ転送が可能となる。
とマスター側マイクロコンピュータＭＳとのデータ転送
を実施する場合、モード・レジスタＭＨＩを”ビに設定
する。これにより、シリアル・データ入出力１ｊｓＩＯ
＋にスレーブ側マイクロコンピュータＳＬＩ 、 ＳＬ
２のシフト・レジスタ入出力回路が接続されシリアル・
データ人出力が可能となる。一方、シリアル・データ入
出力端′ｆ−５ＩＯ２はハイ・インピーダンス状、杏と
なるため、シリアル・データ・バスＦはプルアップ抵抗
Ｒ２により”ルベルを保持し非転送状態となる。また、
スレーブ側マイクロコンピュータＳＬ３．ＳＬ４とのデ
ータ転送を実施する場合は、モートレスタＭＨＩを”０
”に設定することにより、前述と逆の選択となり、シリ
アル・データ入出力端子５１０２を介してのシリアル・
データ転送が可能となる。
（発明の効果）
以−ヒ説明したように本発明は、２線式シリアル・バス
を存するシステムで使用する場合、従来の回路では未使
用端子となったシリアル・データ人力端ｆをシリアル・
データ入出力端子として使用することにより、シリアル
・データバスを２分することかでき、これにより１本の
ハスの負荷容量が減少し、高速な転送処理が可能となり
、また、異なるシリアル・ハス転送フォーマットを同一
システム内で使用する際も、２分化したシリアル・デー
タバスにそれぞれ対応させることにより実現することが
てき、コスト性およびマイクロコンピュータ端ｆ使用効
率か向トする効果がある。
を存するシステムで使用する場合、従来の回路では未使
用端子となったシリアル・データ人力端ｆをシリアル・
データ入出力端子として使用することにより、シリアル
・データバスを２分することかでき、これにより１本の
ハスの負荷容量が減少し、高速な転送処理が可能となり
、また、異なるシリアル・ハス転送フォーマットを同一
システム内で使用する際も、２分化したシリアル・デー
タバスにそれぞれ対応させることにより実現することが
てき、コスト性およびマイクロコンピュータ端ｆ使用効
率か向トする効果がある。
第１図は本発明のシリアル・バス・インターフェイス回
路の一実施例のブロック図、第２図は第１図の回路例を
示す回路図、第３図は第１図のシリアル・バス・インタ
ーフェイス回路を内蔵したマイクロコンピュータシステ
ムの例を示す図、第４図、第５図は従来のシリアル・バ
ス・インターフェイス回路のブロック図、第６図は第５
図中の１線・２９転送切換回路４の例を示す回路図であ
る。 １・・・・・・シフト・レジスタ、 ２・・・・・・シリアル出力バッファ、３・・・・・・
シフト・クロック切換回路、４・・・・・・１線・２線
転送切換回路、５・・・・・・シリアル転送端子切換回
路、ＳＣに・・・シフト・クロック入出力端子、５１０
１．５１０２・・・・・・シリアル・データ入出力端子
、１４Ｒ１〜ＭＲ３・・・・・・モード・レジスタ、Ｔ
ｒｉ・・・Ｐチャネル・トランジスタ、Ｔｒ２＝・Ｎチ
ャネル・トランジスタ、Ｔ１〜Ｔ４・・・・・・トラン
スファ・ゲート、ＶＯＯ・・・正電位、 ＧＮＤ
・・・・・・アース電位、Ａ・・・・・・内部クロック
、 Ｂ・・・・・・シフト・クロック、 Ｃ・・・・・・シリアル・データ入力信号、Ｄ・・・・
・・シリアル・データ出力信号、Ｅ、Ｆ・・・シリアル
・テーク・バス、Ｇ・・・・・・シフト・クロック・バ
ス、ＭＳ・・・・・・マスター側マイクロコンピュータ
、Ｓｌ、１〜ＳＬ４・・・・・・スレーブ側マイクロコ
ンピュータ。
路の一実施例のブロック図、第２図は第１図の回路例を
示す回路図、第３図は第１図のシリアル・バス・インタ
ーフェイス回路を内蔵したマイクロコンピュータシステ
ムの例を示す図、第４図、第５図は従来のシリアル・バ
ス・インターフェイス回路のブロック図、第６図は第５
図中の１線・２９転送切換回路４の例を示す回路図であ
る。 １・・・・・・シフト・レジスタ、 ２・・・・・・シリアル出力バッファ、３・・・・・・
シフト・クロック切換回路、４・・・・・・１線・２線
転送切換回路、５・・・・・・シリアル転送端子切換回
路、ＳＣに・・・シフト・クロック入出力端子、５１０
１．５１０２・・・・・・シリアル・データ入出力端子
、１４Ｒ１〜ＭＲ３・・・・・・モード・レジスタ、Ｔ
ｒｉ・・・Ｐチャネル・トランジスタ、Ｔｒ２＝・Ｎチ
ャネル・トランジスタ、Ｔ１〜Ｔ４・・・・・・トラン
スファ・ゲート、ＶＯＯ・・・正電位、 ＧＮＤ
・・・・・・アース電位、Ａ・・・・・・内部クロック
、 Ｂ・・・・・・シフト・クロック、 Ｃ・・・・・・シリアル・データ入力信号、Ｄ・・・・
・・シリアル・データ出力信号、Ｅ、Ｆ・・・シリアル
・テーク・バス、Ｇ・・・・・・シフト・クロック・バ
ス、ＭＳ・・・・・・マスター側マイクロコンピュータ
、Ｓｌ、１〜ＳＬ４・・・・・・スレーブ側マイクロコ
ンピュータ。
Claims (1)
- 【特許請求の範囲】 マイクロコンピュータに搭載されるシリアル・バス・イ
ンターフェイス回路であって、 シリアル・データの入出力を行なう第１および第２のシ
リアル・データ入出力端子と、 シリアル・データが格納されるシフト・レジスタと、 外部から第１のモードが設定されると、第１、第２のシ
リアル・データ入出力端子をそれぞれシフト・レジスタ
のデータ入力端、出力端と接続状態にし、第２のモード
が設定されると、第１のシリアル・データ入出力端子と
シフト・レジスタのデータ入力端を非接続状態にし、第
２のシリアル・データ入出力端子をシフト・レジスタの
データ入力端およびデータ出力端と接続状態にし、第３
のモードが設定されると、第２のシリアル・データ入出
力端子とシフト・レジスタのデータ出力端を非接続状態
にし、第１のシリアル・ データ入出力端子をシフト・レジスタのデータ入力端お
よびデータ出力端と接続状態にする接続切換回路を有す
るシリアル・バス・インターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180359A JPS6336355A (ja) | 1986-07-30 | 1986-07-30 | シリアル・バス・インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180359A JPS6336355A (ja) | 1986-07-30 | 1986-07-30 | シリアル・バス・インタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336355A true JPS6336355A (ja) | 1988-02-17 |
| JPH0535915B2 JPH0535915B2 (ja) | 1993-05-27 |
Family
ID=16081866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180359A Granted JPS6336355A (ja) | 1986-07-30 | 1986-07-30 | シリアル・バス・インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028764A (ja) * | 2004-05-20 | 2011-02-10 | Qualcomm Inc | 単線バス及び３線バスの相互運用性 |
-
1986
- 1986-07-30 JP JP61180359A patent/JPS6336355A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028764A (ja) * | 2004-05-20 | 2011-02-10 | Qualcomm Inc | 単線バス及び３線バスの相互運用性 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535915B2 (ja) | 1993-05-27 |
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