JPS5987537A - 優先度をもつデ−タの制御回路 - Google Patents
優先度をもつデ−タの制御回路Info
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- JPS5987537A JPS5987537A JP57199349A JP19934982A JPS5987537A JP S5987537 A JPS5987537 A JP S5987537A JP 57199349 A JP57199349 A JP 57199349A JP 19934982 A JP19934982 A JP 19934982A JP S5987537 A JPS5987537 A JP S5987537A
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- Japan
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- register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Cash Registers Or Receiving Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、それぞれの優先度が定められているデータ
を、その優先度に対応して各別に設けられているキャッ
シュレジスタにロードするための制御回路に関するもの
である。
を、その優先度に対応して各別に設けられているキャッ
シュレジスタにロードするための制御回路に関するもの
である。
従来この種の装置として第１図に示すものがあった。第
１図において、（１ａ）、（１ｂ）、（ＩＣ）、（１ｄ
）はそれぞれ優先度１，２，３．４のデータの出力端子
、（１−１）、（１−２）、（１−３）、（１−４）は
それぞれ優先度１．２，３．４のデータに対する通信制
御回路で、これらを総称して通信制御回路（１）という
。（２）はデータ送信に対してプログラム制御を行うマ
イクロコンピュータで、（３）は優先度別データメモリ
で（３−１）は優先度レジスタ、（３−２）は情報メモ
リである。第２図は優先度別データメモリの内容を示す
図で、情報メモ’） （３−２，）にはそれぞれの情報
がそれぞれのアドレス位置に格納されており、優先度レ
ジスタ（３−１）には情報メモリ（３−２）に対応する
アドレス位置に肖該アドレス位置の情報メモＩＪ （３
−２）の内容のデータの優先度が記憶されている。
１図において、（１ａ）、（１ｂ）、（ＩＣ）、（１ｄ
）はそれぞれ優先度１，２，３．４のデータの出力端子
、（１−１）、（１−２）、（１−３）、（１−４）は
それぞれ優先度１．２，３．４のデータに対する通信制
御回路で、これらを総称して通信制御回路（１）という
。（２）はデータ送信に対してプログラム制御を行うマ
イクロコンピュータで、（３）は優先度別データメモリ
で（３−１）は優先度レジスタ、（３−２）は情報メモ
リである。第２図は優先度別データメモリの内容を示す
図で、情報メモ’） （３−２，）にはそれぞれの情報
がそれぞれのアドレス位置に格納されており、優先度レ
ジスタ（３−１）には情報メモリ（３−２）に対応する
アドレス位置に肖該アドレス位置の情報メモＩＪ （３
−２）の内容のデータの優先度が記憶されている。
優先度別データメモリ（３）の内容が第２図に示すもの
であった場合を例にして第１図の回路の動作について説
明する。マイクロコンピュータ（２）ハ優先度別データ
メモリ（３）をアドレス順に読出す。優先度レジスタ（
３−１）からは最初に数値４が読出されるので、通信制
御回路（１−４）を動作させて、情報メモＩＪ （３−
２）の最初のアドレス位置のデータ（優先度４の情報〕
を端子（１ｄ）に出力する。次には優先度レジスタ（３
−１）からは数値１が読出されるので、通信制御回路（
１−１）を動作させて、情報メモＩＪ （３−２）の第
２番目のアドレス位置のデータを端子（１ａ）に出力す
る。第３番目のアドレスでは優先度レジスタ（３−１）
からは数値２が読出されるので、通信制御回路（１−２
）を動作させて、情報メモリ（３−２）の第３番目のア
ドレス位置のデータを端子（１ｂ）に出力する。
であった場合を例にして第１図の回路の動作について説
明する。マイクロコンピュータ（２）ハ優先度別データ
メモリ（３）をアドレス順に読出す。優先度レジスタ（
３−１）からは最初に数値４が読出されるので、通信制
御回路（１−４）を動作させて、情報メモＩＪ （３−
２）の最初のアドレス位置のデータ（優先度４の情報〕
を端子（１ｄ）に出力する。次には優先度レジスタ（３
−１）からは数値１が読出されるので、通信制御回路（
１−１）を動作させて、情報メモＩＪ （３−２）の第
２番目のアドレス位置のデータを端子（１ａ）に出力す
る。第３番目のアドレスでは優先度レジスタ（３−１）
からは数値２が読出されるので、通信制御回路（１−２
）を動作させて、情報メモリ（３−２）の第３番目のア
ドレス位置のデータを端子（１ｂ）に出力する。
以上のように従来の装置では情報メモリ（３−２）内の
アドレス順にデータを送信しているので、データの優先
権が生かされず、また優先順位の数だけの通信制御回路
（１）を備えていなければならぬという欠点があった。
アドレス順にデータを送信しているので、データの優先
権が生かされず、また優先順位の数だけの通信制御回路
（１）を備えていなければならぬという欠点があった。
この発明は従来の装置における上記の欠点を除去するた
めになされたもので、通信制御装置を１台にまとめ優先
度順にデータの送信を行うことができる制御回路を提供
することを目的としている。
めになされたもので、通信制御装置を１台にまとめ優先
度順にデータの送信を行うことができる制御回路を提供
することを目的としている。
このため、この発明では優先度別レジスタを設け、優先
度順に対応するアドレス位置に当該優先度のデータの情
報メモリ内のアドレス位置を記憶し、優先度選択回路に
よシ優先度別レジスタをアドレス順に読出してその内容
に示されるアドレスによって情報メモリを読出すように
したもので以下図面についてこの発明を説明する。
度順に対応するアドレス位置に当該優先度のデータの情
報メモリ内のアドレス位置を記憶し、優先度選択回路に
よシ優先度別レジスタをアドレス順に読出してその内容
に示されるアドレスによって情報メモリを読出すように
したもので以下図面についてこの発明を説明する。
第３図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、（４−１）
、 （４−２） 、 （４−３） 、 （４−４）はそ
れぞれアンドゲート、（６）ｉｌ−ｊ：通信制御回路、
（７）は優先度選択回路、（７ａ）、（７ｂ）、（７ｃ
）、（７ｄ）はそれぞれアンドゲート（４−１）、（４
−２）、（４−３）、（４−４）の一方の信号入力線で
ある。各アンドゲートの他方の信号入力線は並列に接続
されて通信制御回路（６）の出力が入力される。
図と同一符号は同−又は相当部分を示し、（４−１）
、 （４−２） 、 （４−３） 、 （４−４）はそ
れぞれアンドゲート、（６）ｉｌ−ｊ：通信制御回路、
（７）は優先度選択回路、（７ａ）、（７ｂ）、（７ｃ
）、（７ｄ）はそれぞれアンドゲート（４−１）、（４
−２）、（４−３）、（４−４）の一方の信号入力線で
ある。各アンドゲートの他方の信号入力線は並列に接続
されて通信制御回路（６）の出力が入力される。
（９）はこの発明の優先度別データメモリで、（９−１
）は優先度別レジスタ、（９２）は情報メモリである。
）は優先度別レジスタ、（９２）は情報メモリである。
第４図は優先度別データメモリ（９）の内容を示す図で
、優先度レジスタ（９−１）のアドレス位置は優先度順
に配列されている。すなわち（９−１１） 。
、優先度レジスタ（９−１）のアドレス位置は優先度順
に配列されている。すなわち（９−１１） 。
（９−１２）、 （９−１３，ｌ 、 （９−１４）
のらんにはそれぞれ優先度１．２，３．４のデータの
情報メモリ（９−２）内のアドレス位置が記憶される。
のらんにはそれぞれ優先度１．２，３．４のデータの
情報メモリ（９−２）内のアドレス位置が記憶される。
（９→３）のらんが空らんであるのは情報メモリ（９−
２）中に優先度３の情報が存在しないことを示す。また
、同一優先度のデータが２以上存在するときは、優先度
別レジスタ（９−１）の同一アドレヌ内に２種以上のア
ドレス位置が記憶される。情報メモＩ） （９−２）は
情報メモリ（３−２）と同様なデータ配列となる。
２）中に優先度３の情報が存在しないことを示す。また
、同一優先度のデータが２以上存在するときは、優先度
別レジスタ（９−１）の同一アドレヌ内に２種以上のア
ドレス位置が記憶される。情報メモＩ） （９−２）は
情報メモリ（３−２）と同様なデータ配列となる。
以下、優先度別データメモリ（９）の内容が第４図に示
すものである例を用いて、この発明の回路の動作を説明
する。
すものである例を用いて、この発明の回路の動作を説明
する。
マイクロコンピュータ（２１が第１番のアドレス位置に
相当するアドレス信号を出力すると、優先度選択回路（
７）は信号入力線（７ａ）へ論理「１」の信号を出力１
〜、（７ｂ） 、 （７ｃ） 、 （７ｄ）へ論理「０
」の信号を出力する。優先度別レジスタ（９−１）の第
１番のアドレス位置から数値２が読出され、情報メモリ
（９−２）の２番目のデータが読出されて通信制御回路
（６）から出力されアントゲ−） （４−１）を経て端
子（１ａ）に与えられる。優先度別レジスタ（９−１）
の（９−１１）のらんに数値２の他にさらにもう１
つの数値があれば、このもう一つの数値の示すアドレス
位置の情報メモ’） （９−２）の内容が引続いて読出
されるのであるが、第４図に示す例では（９−１１）Ｏ
らんには数値２が記憶されているばかシであるから、マ
イクロコンピュータ（２）はアドレス信号に数値１を加
えたものを出力し、これによって優先度選択回路（７）
は信号入力線（７ｂ）へ論理「１」の信号を出力しく７
ａ）、（７ｃ）、（７ｄ）へ論理「０」の信号を出力す
る。優先度別レジスタ（９−２）の第２番のアドレス位
置から数値３が読出され、情報メモＩＪ （９−２）の
３番目のデータが読出されて通信制御回路から出力され
アントゲ−） （４−２）を経て端子（１ｂ）に与えら
れる。
相当するアドレス信号を出力すると、優先度選択回路（
７）は信号入力線（７ａ）へ論理「１」の信号を出力１
〜、（７ｂ） 、 （７ｃ） 、 （７ｄ）へ論理「０
」の信号を出力する。優先度別レジスタ（９−１）の第
１番のアドレス位置から数値２が読出され、情報メモリ
（９−２）の２番目のデータが読出されて通信制御回路
（６）から出力されアントゲ−） （４−１）を経て端
子（１ａ）に与えられる。優先度別レジスタ（９−１）
の（９−１１）のらんに数値２の他にさらにもう１
つの数値があれば、このもう一つの数値の示すアドレス
位置の情報メモ’） （９−２）の内容が引続いて読出
されるのであるが、第４図に示す例では（９−１１）Ｏ
らんには数値２が記憶されているばかシであるから、マ
イクロコンピュータ（２）はアドレス信号に数値１を加
えたものを出力し、これによって優先度選択回路（７）
は信号入力線（７ｂ）へ論理「１」の信号を出力しく７
ａ）、（７ｃ）、（７ｄ）へ論理「０」の信号を出力す
る。優先度別レジスタ（９−２）の第２番のアドレス位
置から数値３が読出され、情報メモＩＪ （９−２）の
３番目のデータが読出されて通信制御回路から出力され
アントゲ−） （４−２）を経て端子（１ｂ）に与えら
れる。
以下、同様にして情報メモリ（９−２）内のデータはそ
の優先度にしたがって、端子（ｌａ）、（ｌｂ）、（ｌ
ｃ）。
の優先度にしたがって、端子（ｌａ）、（ｌｂ）、（ｌ
ｃ）。
（１ｄ）から（第４図に示す例では端子（ｌｃ）から出
力されるデータは存在しない〕順次出力される。
力されるデータは存在しない〕順次出力される。
なお、上記実施例では優先度が１．２，３．４の４段階
に定められている例を示したが、この発明では優先度の
段階数及び各優先度のデータ数についての制限はない。
に定められている例を示したが、この発明では優先度の
段階数及び各優先度のデータ数についての制限はない。
以上のようにこの発明によれば通信制御回路を１台にま
とめ、優先度選択回路を設けて、優先度順にデータを送
信するように構成したので安価な制御回路で優先度順に
データを出力することかで−きる。
とめ、優先度選択回路を設けて、優先度順にデータを送
信するように構成したので安価な制御回路で優先度順に
データを出力することかで−きる。
第１図は従来の回路を示すブロック図、第２回答を示す
図、第３図はこの発明の一実施例を示すブロック図、第
４図は第３図の回路における優先度別データメモリの内
容を示す図である。 （ｌａ）、（１ｂＬ（ｌｃ）、（ｌｄ） ・−それぞれ
出力端子、（２）・・・マイクロコンピュータ、（４−
１）、（４−２）、（４−３）。 （４−４）・・・それぞれアンドゲート、＋６１・・・
通信制御回路、（７）・・・優先度選択回路、（９）・
・・優先度別データメモリ、（９ｉ）・・・優先度別レ
ジスタ、（９−２）・・・情報メモリ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図
図、第３図はこの発明の一実施例を示すブロック図、第
４図は第３図の回路における優先度別データメモリの内
容を示す図である。 （ｌａ）、（１ｂＬ（ｌｃ）、（ｌｄ） ・−それぞれ
出力端子、（２）・・・マイクロコンピュータ、（４−
１）、（４−２）、（４−３）。 （４−４）・・・それぞれアンドゲート、＋６１・・・
通信制御回路、（７）・・・優先度選択回路、（９）・
・・優先度別データメモリ、（９ｉ）・・・優先度別レ
ジスタ、（９−２）・・・情報メモリ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − 第１図 第２図 第３図
Claims (1)
- それぞれの優先度が定められているデータを、複数台の
キャッシュレジスタのうちの上記それぞれの優先度に対
応するキャッシュレジスタに送信するだめの優先度をも
つデータの制御回路において、上記データの送信をプロ
グラム制御するマイクロコンピュータと、上記それぞれ
優先度が定められているデータがそれぞれのアドレス位
置に格納される情報メモリと、この情報メモリ内に格納
されているデータのアドレス位置を上記優先度別に記憶
する優先度別レジスタと、この優先度別レジスタの内容
を優先度順に読出し轟該優先度に対応するアンドゲート
の一方の入力に論理［１」の信号を供給する優先度選択
回路と、この優先度選択回路が読出している優先度別レ
ジスタに記憶されるアドレス位置のデータを上記情報メ
モリから読出し、各優先度に対応して設けられた各アン
ドゲートの他方の入力すべてに対し並列に、上記読出し
た情報を供給する通信制御回路とを備えたことを特徴と
する優先度をもつデータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199349A JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199349A JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987537A true JPS5987537A (ja) | 1984-05-21 |
| JPS6361697B2 JPS6361697B2 (ja) | 1988-11-30 |
Family
ID=16406281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199349A Granted JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987537A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113254A (ja) * | 1985-11-13 | 1987-05-25 | Oki Electric Ind Co Ltd | 上位レイヤインタフエ−ス方式 |
| JPS63118978A (ja) * | 1986-11-07 | 1988-05-23 | Fujitsu Ltd | 照会処理方式 |
| JPS63287139A (ja) * | 1987-05-19 | 1988-11-24 | Sharp Corp | シリアル通信システム |
| JPH01246664A (ja) * | 1988-03-29 | 1989-10-02 | Hitachi Ltd | データ処理装置 |
| JP2007127401A (ja) * | 2005-10-08 | 2007-05-24 | Schedler Johannes | 有機有害物質で負荷された排気を浄化するための方法および装置 |
| JP2010201316A (ja) * | 2009-03-02 | 2010-09-16 | Jg Environmental Technology Co Ltd | 濃縮ローターシステムに用いる運転最適化制御方法及び装置 |
-
1982
- 1982-11-11 JP JP57199349A patent/JPS5987537A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113254A (ja) * | 1985-11-13 | 1987-05-25 | Oki Electric Ind Co Ltd | 上位レイヤインタフエ−ス方式 |
| JPH0419582B2 (ja) * | 1985-11-13 | 1992-03-30 | Oki Electric Ind Co Ltd | |
| JPS63118978A (ja) * | 1986-11-07 | 1988-05-23 | Fujitsu Ltd | 照会処理方式 |
| JPS63287139A (ja) * | 1987-05-19 | 1988-11-24 | Sharp Corp | シリアル通信システム |
| JPH0748732B2 (ja) * | 1987-05-19 | 1995-05-24 | シャープ株式会社 | シリアル通信システム |
| JPH01246664A (ja) * | 1988-03-29 | 1989-10-02 | Hitachi Ltd | データ処理装置 |
| JP2007127401A (ja) * | 2005-10-08 | 2007-05-24 | Schedler Johannes | 有機有害物質で負荷された排気を浄化するための方法および装置 |
| JP2010201316A (ja) * | 2009-03-02 | 2010-09-16 | Jg Environmental Technology Co Ltd | 濃縮ローターシステムに用いる運転最適化制御方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361697B2 (ja) | 1988-11-30 |
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