JPS588374A - キヤツシユレジスタの一括制御回路 - Google Patents
キヤツシユレジスタの一括制御回路Info
- Publication number
- JPS588374A JPS588374A JP56106635A JP10663581A JPS588374A JP S588374 A JPS588374 A JP S588374A JP 56106635 A JP56106635 A JP 56106635A JP 10663581 A JP10663581 A JP 10663581A JP S588374 A JPS588374 A JP S588374A
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- Japan
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- control circuit
- information
- memory
- communication control
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q30/00—Commerce
- G06Q30/04—Billing or invoicing
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- Business, Economics & Management (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Cash Registers Or Receiving Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、キャッシュレジスタを用途別に一括管理す
るための一括制御回路に関するものである。
るための一括制御回路に関するものである。
従来キャッシュレジスタの制御回路として第１図に示す
ものがあった。第１図は６台のキャッシュレジスタを４
種の用途別に分けて制御する例を示しており、（１１）
〜（１ｆ）は６台のキャッシュレジスタがそれぞれ接続
される端子、（６）は通信制御回路で、（６λ）〜（６
ｆ）が各々のキャッシュレジスタごとの通信制御回路ヤ
ある。（２）は論理制御を行なうマイクロコンピュータ
（以下ＭＰＵと略す）であり、１３）は制御用のメモリ
で、 （３１）はキャッシュレジスタを用、途別に分類
して記憶している用途別レジスタメモリ、（３ｂ）は用
途別にその用途、特性等を記憶している用途情報メモリ
である。第２図にメモリの内容を示す。
ものがあった。第１図は６台のキャッシュレジスタを４
種の用途別に分けて制御する例を示しており、（１１）
〜（１ｆ）は６台のキャッシュレジスタがそれぞれ接続
される端子、（６）は通信制御回路で、（６λ）〜（６
ｆ）が各々のキャッシュレジスタごとの通信制御回路ヤ
ある。（２）は論理制御を行なうマイクロコンピュータ
（以下ＭＰＵと略す）であり、１３）は制御用のメモリ
で、 （３１）はキャッシュレジスタを用、途別に分類
して記憶している用途別レジスタメモリ、（３ｂ）は用
途別にその用途、特性等を記憶している用途情報メモリ
である。第２図にメモリの内容を示す。
次に動作について説明する。
例えは用途２のレジスタ群へ、用途２の情報を送□ 信
する場合、 ＭＰＵ＋２１は用途別レジスタメモリ（３
１１）の用途２レジスタを調べ、端子（ｌｂ）（ｌｄ）
（ｌｅ）に接続されたレジスタが用途２として分類され
ていることを検知し、次に用途情報メモリ（３ｂ）の用
途２の情報を読みとり、まず端子（１ｂ）のキャッシュ
レジスタに用途２の情報を通信制御回路ヤツシュレジス
タに用途２の情報を通信制御回路（１−４）を通して送
信し、最後に端子（１ｅ）のキャッシュレジスタに用途
２の情報を通信制御回路以呈のよ′うに従来の装置は１
台ごとにデータ９送信を行なって゛いたので、データ送
゛信に時間がかかり、またキャッシュレジスタ１台ごと
に対応し′ た通信制御回路が必要になり、高価７とな
る欠点があった。
する場合、 ＭＰＵ＋２１は用途別レジスタメモリ（３
１１）の用途２レジスタを調べ、端子（ｌｂ）（ｌｄ）
（ｌｅ）に接続されたレジスタが用途２として分類され
ていることを検知し、次に用途情報メモリ（３ｂ）の用
途２の情報を読みとり、まず端子（１ｂ）のキャッシュ
レジスタに用途２の情報を通信制御回路ヤツシュレジス
タに用途２の情報を通信制御回路（１−４）を通して送
信し、最後に端子（１ｅ）のキャッシュレジスタに用途
２の情報を通信制御回路以呈のよ′うに従来の装置は１
台ごとにデータ９送信を行なって゛いたので、データ送
゛信に時間がかかり、またキャッシュレジスタ１台ごと
に対応し′ た通信制御回路が必要になり、高価７とな
る欠点があった。
この発明は上記のような従゛来のものの欠点＝除去する
ためになされたもので１通信制御回路を１個にまとめ１
回線選択回路を設けて竺数のキャッシュレジスタに同時
にデータの送信を行なうこと番こより、データ送信時間
を短縮できるとともに。
ためになされたもので１通信制御回路を１個にまとめ１
回線選択回路を設けて竺数のキャッシュレジスタに同時
にデータの送信を行なうこと番こより、データ送信時間
を短縮できるとともに。
色値を安価に構成できるキャッシュレジスタの一括制御
回路を提供することを目的としている。
回路を提供することを目的としている。
゛以下、この発明の一実施例、を図に、ついて説明する
。第３図は６台のキャッシュレジスタを４種の用途別に
わけて制御する場合の・本発明の実施例を示し、同図に
おいて、０」）〜（１ｆ）は６゛台のキャッシュレジス
タがそれｉれ接続される押子、 ６（４３）〜（４ｆ
）は各々のキャッシュレジスタごとに設けられたアント
ゲ−）、＋９１は制御用メモリで。
。第３図は６台のキャッシュレジスタを４種の用途別に
わけて制御する場合の・本発明の実施例を示し、同図に
おいて、０」）〜（１ｆ）は６゛台のキャッシュレジス
タがそれｉれ接続される押子、 ６（４３）〜（４ｆ
）は各々のキャッシュレジスタごとに設けられたアント
ゲ−）、＋９１は制御用メモリで。
（９ｍ）はキャッシュレジスタを用途別に分類した分ｉ
情報、ここではゲートコントロール情報を記憶している
用途ｉｌＩレジスタメモリ、（９ｂ）は用途別にその用
途、特性等を記憶した用途情報メモリであり、第４図に
メモリの内容を示している−（２１はこの制御用メモリ
（９）の記憶情報にもとづき後述□する回線選択回路お
よび通信制御回路を論理制御するマイクロコンビミータ
（以下ＭＰＵと略す）。
情報、ここではゲートコントロール情報を記憶している
用途ｉｌＩレジスタメモリ、（９ｂ）は用途別にその用
途、特性等を記憶した用途情報メモリであり、第４図に
メモリの内容を示している−（２１はこの制御用メモリ
（９）の記憶情報にもとづき後述□する回線選択回路お
よび通信制御回路を論理制御するマイクロコンビミータ
（以下ＭＰＵと略す）。
（７）は上−妃制御用メモリ１９１の分゛類情報により
一途情報を送信すべき回線、即ち上記アントゲ−） （
４１）の回線選択回路、（６）−用途情報を回線選択回
路（７）。
一途情報を送信すべき回線、即ち上記アントゲ−） （
４１）の回線選択回路、（６）−用途情報を回線選択回
路（７）。
で選外したアンド、ゲートを介して送信する通信制御回
路である。
路である。
次に動作について説明する。 ゛例えは、用途２
のレジスタ群へ用途２の情報をＭ ＰＵ１２１は用途別
レジスタメモリ（３１）の用途２レジスタの内容を読み
とり１回線選択回路（７）にセットする。これに基鳥し
１て回線選一° 槍号線（７ｂ）、（７ｄ）Ｃ’ｌｅ
）をｒＨＪレベルにしてアンドゲート （４ｂ）（４ｄ
）（４ｅ）を−き、信号線（７λ）（７Ｃ）（７ｆ）を
ｒＬＪレベルにしてアントゲ−） （４ｍ）（４Ｃ）（
４ｆ）を閉じる。２回時に、ＭＰＵ＋２１は用途情報メ
モリ（９ｂ−）の用途２の情報を読みとり１通信制御回
路 Ｔ６）を通してす′でにアントゲ−） （４ｂ）（
４ｄ）（４ｅ）の開かれている端子（ｌｂ）（ｌｄ）（
１６）のキャッシュレジスタ・に用途２の情報を送信す
る。
のレジスタ群へ用途２の情報をＭ ＰＵ１２１は用途別
レジスタメモリ（３１）の用途２レジスタの内容を読み
とり１回線選択回路（７）にセットする。これに基鳥し
１て回線選一° 槍号線（７ｂ）、（７ｄ）Ｃ’ｌｅ
）をｒＨＪレベルにしてアンドゲート （４ｂ）（４ｄ
）（４ｅ）を−き、信号線（７λ）（７Ｃ）（７ｆ）を
ｒＬＪレベルにしてアントゲ−） （４ｍ）（４Ｃ）（
４ｆ）を閉じる。２回時に、ＭＰＵ＋２１は用途情報メ
モリ（９ｂ−）の用途２の情報を読みとり１通信制御回
路 Ｔ６）を通してす′でにアントゲ−） （４ｂ）（
４ｄ）（４ｅ）の開かれている端子（ｌｂ）（ｌｄ）（
１６）のキャッシュレジスタ・に用途２の情報を送信す
る。
、 なお、上記実施例では、６台のキ、ヤツシュレジ
、 スタを４種の用途別に分けて制御する場合を示した
が１．キャツ″シュレジス□りの台数および用途の植−
類には制限がなく、いくらでもよい。
、 スタを４種の用途別に分けて制御する場合を示した
が１．キャツ″シュレジス□りの台数および用途の植−
類には制限がなく、いくらでもよい。
以上のように、この発明によれば、キャッシュレジスタ
の制御回路において通信制御回路を１個にまとめ１回線
選択回踏を設けて複数のキャッシュレジスタに同時にデ
ータの送信を行なうように構成したので、データ送信時
間を短縮でき、また安価な制御回路が得られる効果があ
る。
の制御回路において通信制御回路を１個にまとめ１回線
選択回踏を設けて複数のキャッシュレジスタに同時にデ
ータの送信を行なうように構成したので、データ送信時
間を短縮でき、また安価な制御回路が得られる効果があ
る。
第１図は６台のキャッシュレジスタを４種の用途別に分
けて制御する従来の制御回路の回路図。 第２図は従来の制御用メモリの内容を示′す図、第３図
は６台のキャッシュレジスタを４ｇの用途別に分けて制
御する・本発明の一実施例によるー・括制御回路の回路
図、第４図は上記実施例の制御用メモリの内容を示す図
である。 （ＭＰＵ）、（３１・・・制御用メモリ、（４）・・・
アンドゲート（回線） 、 ＋６１・・・通信制御回路
、（７）・・・回線選択回路。 （９）・・・制御用メモリ。 。 なお１図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
けて制御する従来の制御回路の回路図。 第２図は従来の制御用メモリの内容を示′す図、第３図
は６台のキャッシュレジスタを４ｇの用途別に分けて制
御する・本発明の一実施例によるー・括制御回路の回路
図、第４図は上記実施例の制御用メモリの内容を示す図
である。 （ＭＰＵ）、（３１・・・制御用メモリ、（４）・・・
アンドゲート（回線） 、 ＋６１・・・通信制御回路
、（７）・・・回線選択回路。 （９）・・・制御用メモリ。 。 なお１図中、同一符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- （ｌＪ異なる用途に用いられる複数台のキャッシュレジ
スタと、これらのキャッシュレジスタを用途別に分類し
た分類情報と各用途の情報とを記憶している制御用メモ
リと、この制御用メモリの記憶情報にもとづき後述する
回線選択回路および通信制御回路を論理制御するマイク
ロコンピュータと、上記制御用メモリの上記分類情報に
より上記用途情報を送信すべき回線を選択する回線選択
回路と、上記用途情報を上記回線選択回路で選択した回
線を通して送信する通信制御回路とを備えたことを特徴
とする゛キャッシュレジスタの一括制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106635A JPS588374A (ja) | 1981-07-07 | 1981-07-07 | キヤツシユレジスタの一括制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56106635A JPS588374A (ja) | 1981-07-07 | 1981-07-07 | キヤツシユレジスタの一括制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS588374A true JPS588374A (ja) | 1983-01-18 |
Family
ID=14438567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56106635A Pending JPS588374A (ja) | 1981-07-07 | 1981-07-07 | キヤツシユレジスタの一括制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119294A (en) * | 1986-11-12 | 1992-06-02 | Omron Tateisi Electronics Company | Pos terminal group management device with memory for pre-storing different collection data ranges for each pos terminal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282049A (en) * | 1975-12-27 | 1977-07-08 | Fujitsu Ltd | Control system for information alternation of terminal equipment |
| JPS5679360A (en) * | 1979-11-29 | 1981-06-29 | Sanyo Electric Co Ltd | Information read system of electronic cash register |
-
1981
- 1981-07-07 JP JP56106635A patent/JPS588374A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282049A (en) * | 1975-12-27 | 1977-07-08 | Fujitsu Ltd | Control system for information alternation of terminal equipment |
| JPS5679360A (en) * | 1979-11-29 | 1981-06-29 | Sanyo Electric Co Ltd | Information read system of electronic cash register |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119294A (en) * | 1986-11-12 | 1992-06-02 | Omron Tateisi Electronics Company | Pos terminal group management device with memory for pre-storing different collection data ranges for each pos terminal |
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