JP2551327B2 - 実チップモデラ - Google Patents
実チップモデラInfo
- Publication number
- JP2551327B2 JP2551327B2 JP5135489A JP13548993A JP2551327B2 JP 2551327 B2 JP2551327 B2 JP 2551327B2 JP 5135489 A JP5135489 A JP 5135489A JP 13548993 A JP13548993 A JP 13548993A JP 2551327 B2 JP2551327 B2 JP 2551327B2
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- Japan
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- circuit
- real
- logic simulator
- chips
- pattern
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- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は実チップモデラに関し、
特に論理シミュレータに接続する実チップモデラに関す
る。
特に論理シミュレータに接続する実チップモデラに関す
る。
【０００２】
【従来の技術】従来の実チップモデラについて図面を参
照して説明する。
照して説明する。
【０００３】図２は従来例を示すブロック図である。
【０００４】図２において、従来の実チップモデラ１ａ
は実チップ１３に接続するドライバー・レシーバー回路
９，１０と、実チップ１４に接続するドライバー・レシ
ーバー回路１１，１２と、ドライバー・レシーバー回路
９，１０に直結するパターンメモリ回路２，３と、ドラ
イバー・レシーバー回路１１，１２に直結するパターン
メモリ回路４，５と、論理シミュレータ１５からの指令
によってパターンメモリ回路２，３，４，５及びドライ
バー・レシーバー回路９，１０，１１，１２を制御する
制御回路８ａとを有した構成となっている。
は実チップ１３に接続するドライバー・レシーバー回路
９，１０と、実チップ１４に接続するドライバー・レシ
ーバー回路１１，１２と、ドライバー・レシーバー回路
９，１０に直結するパターンメモリ回路２，３と、ドラ
イバー・レシーバー回路１１，１２に直結するパターン
メモリ回路４，５と、論理シミュレータ１５からの指令
によってパターンメモリ回路２，３，４，５及びドライ
バー・レシーバー回路９，１０，１１，１２を制御する
制御回路８ａとを有した構成となっている。
【０００５】
【発明が解決しようとする課題】この従来の実チップモ
デラは、パターンメモリ回路とドライバー・レシーバー
回路とが直結されているので、未使用のドライバー・レ
シーバー回路に直結されているパターンメモリ回路を使
用することができないという問題点があった。
デラは、パターンメモリ回路とドライバー・レシーバー
回路とが直結されているので、未使用のドライバー・レ
シーバー回路に直結されているパターンメモリ回路を使
用することができないという問題点があった。
【０００６】
【課題を解決するための手段】本発明の実チップモデラ
は、論理シミュレータと論理回路が実装されている複数
の実チップとに接続し前記論理シミュレータで使用する
ソフトウェアモデルの代りに前記複数の実チップを利用
するための実チップモデラにおいて、前記複数の実チッ
プへ送出するための複数のデジタルパターン信号を予め
記憶する複数のパターン信号記憶手段と、前記論理シミ
ュレータからの指定によって前記複数のパターン信号記
憶手段から前記複数のデジタルパターン信号を前記論理
シミュレーションからの制御によって切替えられる切替
回路で選択して前記複数の実チップへ送出するパターン
信号送出手段と、前記複数の実チップから前記デジタル
パターン信号送出後の応答信号を受信して前記論理シミ
ュレータへ返送する応答信号受信・返送手段とを備えて
いる。
は、論理シミュレータと論理回路が実装されている複数
の実チップとに接続し前記論理シミュレータで使用する
ソフトウェアモデルの代りに前記複数の実チップを利用
するための実チップモデラにおいて、前記複数の実チッ
プへ送出するための複数のデジタルパターン信号を予め
記憶する複数のパターン信号記憶手段と、前記論理シミ
ュレータからの指定によって前記複数のパターン信号記
憶手段から前記複数のデジタルパターン信号を前記論理
シミュレーションからの制御によって切替えられる切替
回路で選択して前記複数の実チップへ送出するパターン
信号送出手段と、前記複数の実チップから前記デジタル
パターン信号送出後の応答信号を受信して前記論理シミ
ュレータへ返送する応答信号受信・返送手段とを備えて
いる。
【０００７】また、本発明の実チップモデラは、論理シ
ミュレータと論理回路が実装されている複数の実チップ
とに接続し、前記複数の実チップへ送出するためのそれ
ぞれが異なったデジタルパターン信号を予め記憶する複
数のパターンメモリ回路と、前記複数の実チップへ複数
の前記デジタルパターン信号を送出しかつ前記複数の実
チップからの応答信号を受信する複数のドライバー・レ
シーバー回路と、前記複数のパターンメモリ回路と前記
複数のドライバー・レシーバー回路とを選択的に接続す
る切替回路と、制御回路とを有し、前記制御回路は前記
論理シミュレータからの指定された複数のデジタルパタ
ーン信号のそれぞれを記憶及び読出すべく前記パターン
メモリ回路を制御し、前記論理シミュレータからの指定
によって前記パターンメモリ回路と前記複数のドライバ
ー・レシーバー回路とを選択的に接続すべく前記切替回
路を制御し、前記複数の実チップからの応答信号を前記
論理シミュレータへ返送すべく前記複数のドライバー・
レシーバー回路を制御する。
ミュレータと論理回路が実装されている複数の実チップ
とに接続し、前記複数の実チップへ送出するためのそれ
ぞれが異なったデジタルパターン信号を予め記憶する複
数のパターンメモリ回路と、前記複数の実チップへ複数
の前記デジタルパターン信号を送出しかつ前記複数の実
チップからの応答信号を受信する複数のドライバー・レ
シーバー回路と、前記複数のパターンメモリ回路と前記
複数のドライバー・レシーバー回路とを選択的に接続す
る切替回路と、制御回路とを有し、前記制御回路は前記
論理シミュレータからの指定された複数のデジタルパタ
ーン信号のそれぞれを記憶及び読出すべく前記パターン
メモリ回路を制御し、前記論理シミュレータからの指定
によって前記パターンメモリ回路と前記複数のドライバ
ー・レシーバー回路とを選択的に接続すべく前記切替回
路を制御し、前記複数の実チップからの応答信号を前記
論理シミュレータへ返送すべく前記複数のドライバー・
レシーバー回路を制御する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】図１において、本実施例の実チップモデラ
１は、論理シミュレータ１５と論理回路が実装されてい
る実チップ１３，１４とに接続し、実チップ１３，１４
へ送出するためのそれぞれが異なったデジタルパターン
信号を予め記憶するパターンメモリ回路２，３，４，
５，６と、実チップ１３，１４へ複数のデジタルパター
ン信号を送出しかつ実チップ１３及び１４からの応答信
号を受信するドライバー・レシーバー回路９，１０及び
１１，１２と、パターンメモリ回路２，３，４，５，６
とドライバー・レシーバー回路９，１０，１１，１２と
を選択的に接続する切替回路７と、論理シミュレータ１
５からの指定された複数のデジタルパターン信号のそれ
ぞれを記憶及び読出すべくパターンメモリ回路２，３，
４，５，６を制御し、論理シミュレータ１５からの指定
によってパターンメモリ回路２，３，４，５，６とドラ
イバー・レシーバー回路９，１０，１１，１２とを選択
的に接続すべく切替回路７を制御し、実チップ１３，１
４からの応答信号を論理シミュレータ１５へ返送すべく
ドライバー・レシーバー回路９，１０，１１，１２を制
御する制御回路８とを有している。
１は、論理シミュレータ１５と論理回路が実装されてい
る実チップ１３，１４とに接続し、実チップ１３，１４
へ送出するためのそれぞれが異なったデジタルパターン
信号を予め記憶するパターンメモリ回路２，３，４，
５，６と、実チップ１３，１４へ複数のデジタルパター
ン信号を送出しかつ実チップ１３及び１４からの応答信
号を受信するドライバー・レシーバー回路９，１０及び
１１，１２と、パターンメモリ回路２，３，４，５，６
とドライバー・レシーバー回路９，１０，１１，１２と
を選択的に接続する切替回路７と、論理シミュレータ１
５からの指定された複数のデジタルパターン信号のそれ
ぞれを記憶及び読出すべくパターンメモリ回路２，３，
４，５，６を制御し、論理シミュレータ１５からの指定
によってパターンメモリ回路２，３，４，５，６とドラ
イバー・レシーバー回路９，１０，１１，１２とを選択
的に接続すべく切替回路７を制御し、実チップ１３，１
４からの応答信号を論理シミュレータ１５へ返送すべく
ドライバー・レシーバー回路９，１０，１１，１２を制
御する制御回路８とを有している。
【００１１】次に、本実施例の動作について説明する。
【００１２】まず最初に、パターンメモリ回路２，３，
４，５，６のそれぞれに対して、論理シミュレーション
１５から制御回路８を介してそれぞれが異なったテスト
パターンデータを予め記憶させておく。次に、例えば、
論理シミュレータ１５が実チップ１３を使用してシミュ
レーションを実施する場合、使用するドライバー・レシ
ーバー回路９，１０とパターンメモリ回路２，３とを接
続するように、制御回路８に接続情報を設定しておく。
４，５，６のそれぞれに対して、論理シミュレーション
１５から制御回路８を介してそれぞれが異なったテスト
パターンデータを予め記憶させておく。次に、例えば、
論理シミュレータ１５が実チップ１３を使用してシミュ
レーションを実施する場合、使用するドライバー・レシ
ーバー回路９，１０とパターンメモリ回路２，３とを接
続するように、制御回路８に接続情報を設定しておく。
【００１３】シミュレーション実施時はこの接続情報に
より、パターンメモリ回路２とドライバー・レシーバー
回路９、パターンメモリ回路３とドライバー・レシーバ
ー回路１０とが接続され、論理シミュレータ１５から予
め入力されて設定されたテストパターンがパターンメモ
リ回路２，３からドライバー・レシーバー回路９，１０
を経て実チップ１３に供給される。この際、制御回路８
はパターンメモリ回路２，３のデータ読み取り制御及び
ドライバー・レシーバー回路９，１０の入出力制御を実
施する。この時、実チップ１３からは、実チップ１３に
入力されたデータに依存した応答データが出力されるた
め、この応答データをドライバー・レシーバー回路９，
１０を介して制御回路８が読み取り、論理シミュレータ
１５に応答データを渡す。論理シミュレータ１５は、受
け取った応答データによりシミュレーションを継続して
実行する。
より、パターンメモリ回路２とドライバー・レシーバー
回路９、パターンメモリ回路３とドライバー・レシーバ
ー回路１０とが接続され、論理シミュレータ１５から予
め入力されて設定されたテストパターンがパターンメモ
リ回路２，３からドライバー・レシーバー回路９，１０
を経て実チップ１３に供給される。この際、制御回路８
はパターンメモリ回路２，３のデータ読み取り制御及び
ドライバー・レシーバー回路９，１０の入出力制御を実
施する。この時、実チップ１３からは、実チップ１３に
入力されたデータに依存した応答データが出力されるた
め、この応答データをドライバー・レシーバー回路９，
１０を介して制御回路８が読み取り、論理シミュレータ
１５に応答データを渡す。論理シミュレータ１５は、受
け取った応答データによりシミュレーションを継続して
実行する。
【００１４】本実施例では、１個のドライバー・レシー
バー回路に対し１個のパターンメモリ回路では、テスト
パターン数が不足する場合、未使用のパターンメモリ回
路を複数個利用することを論理シミュレータ１５から制
御回路８に設定し、制御回路８が設定された条件の基に
切替回路７を制御することにより、テストパターン数を
増加することができる。
バー回路に対し１個のパターンメモリ回路では、テスト
パターン数が不足する場合、未使用のパターンメモリ回
路を複数個利用することを論理シミュレータ１５から制
御回路８に設定し、制御回路８が設定された条件の基に
切替回路７を制御することにより、テストパターン数を
増加することができる。
【００１５】例として、ドライバー・レシーバー回路９
を使用する場合において、最初にパターンメモリ回路２
を、次に、パターンメモリ回路４を使用することを論理
シミュレータ１５が制御回路８に設定しておく。これに
より、シミュレーション実施時にパターンメモリ回路２
に格納されていたテストパターンデータを使用後、パタ
ーンメモリ回路４に格納されているテストパターンデー
タを引き続き使用することができるように制御回路８が
切替回路７を制御する。この仕組みにより、この例では
１個のドライバー・レシーバー回路に対しパターンメモ
リ容量を実質的に２倍にすることができる。
を使用する場合において、最初にパターンメモリ回路２
を、次に、パターンメモリ回路４を使用することを論理
シミュレータ１５が制御回路８に設定しておく。これに
より、シミュレーション実施時にパターンメモリ回路２
に格納されていたテストパターンデータを使用後、パタ
ーンメモリ回路４に格納されているテストパターンデー
タを引き続き使用することができるように制御回路８が
切替回路７を制御する。この仕組みにより、この例では
１個のドライバー・レシーバー回路に対しパターンメモ
リ容量を実質的に２倍にすることができる。
【００１６】
【発明の効果】以上説明したように本発明は、論理シミ
ュレータと論理回路が実装されている複数の実チップと
に接続し論理シミュレータで使用するソフトウェアモデ
ルの代りに複数の実チップを利用するための実チップモ
デラにおいて、複数の実チップへ送出するための複数の
デジタルパターン信号を予め記憶する複数のパターン信
号記憶手段と、論理シミュレータからの指定によって複
数のパターン信号記憶手段から複数のデジタルパターン
信号を論理シミュレーションからの制御によって切替え
られる切替回路で選択して複数の実チップへ送出するパ
ターン信号送出手段と、複数の実チップからデジタルパ
ターン信号送出後の応答信号を受信して論理シミュレー
タへ返送する応答信号受信・返送手段とを備えることに
より、１個のパターン信号送出手段に対し、複数のパタ
ーン信号記憶手段からのそれぞれの異なったデジタルパ
ターン信号を切替回路の切替によって選択して送出でき
るので、また、複数のパターン信号記憶手段のデジタル
パターン信号の内容を変更して改めて記憶させる作業が
ないので、従来と比較して複数のパターン信号記憶手段
に既に記憶されている複数のデジタルパターン信号を有
効に利用することができると共に、複数のパターン信号
記憶手段へのデジタルパターン信号の記憶変更に対する
制御を少なくして論理シミュレータの制御を簡単にする
ことができる。従って必要最小限のパターン信号記憶手
段でシミュレーションを実施することができる。
ュレータと論理回路が実装されている複数の実チップと
に接続し論理シミュレータで使用するソフトウェアモデ
ルの代りに複数の実チップを利用するための実チップモ
デラにおいて、複数の実チップへ送出するための複数の
デジタルパターン信号を予め記憶する複数のパターン信
号記憶手段と、論理シミュレータからの指定によって複
数のパターン信号記憶手段から複数のデジタルパターン
信号を論理シミュレーションからの制御によって切替え
られる切替回路で選択して複数の実チップへ送出するパ
ターン信号送出手段と、複数の実チップからデジタルパ
ターン信号送出後の応答信号を受信して論理シミュレー
タへ返送する応答信号受信・返送手段とを備えることに
より、１個のパターン信号送出手段に対し、複数のパタ
ーン信号記憶手段からのそれぞれの異なったデジタルパ
ターン信号を切替回路の切替によって選択して送出でき
るので、また、複数のパターン信号記憶手段のデジタル
パターン信号の内容を変更して改めて記憶させる作業が
ないので、従来と比較して複数のパターン信号記憶手段
に既に記憶されている複数のデジタルパターン信号を有
効に利用することができると共に、複数のパターン信号
記憶手段へのデジタルパターン信号の記憶変更に対する
制御を少なくして論理シミュレータの制御を簡単にする
ことができる。従って必要最小限のパターン信号記憶手
段でシミュレーションを実施することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ 実チップモデラ ２，３，４，５，６ パターンメモリ回路 ７ 切替回路 ８ 制御回路 ９，１０，１１，１２ ドライバー・レシーバー回路 １３，１４ 実チップ １５ 論理シミュレータ
Claims (2)
- 【請求項１】 論理シミュレータと論理回路が実装され
ている複数の実チップとに接続し前記論理シミュレータ
で使用するソフトウェアモデルの代りに前記複数の実チ
ップを利用するための実チップモデラにおいて、前記複
数の実チップへ送出するための複数のデジタルパターン
信号を予め記憶する複数のパターン信号記憶手段と、前
記論理シミュレータからの指定によって前記複数のパタ
ーン信号記憶手段から前記複数のデジタルパターン信号
を前記論理シミュレータからの制御によって切替えられ
る切替回路で選択して前記複数の実チップへ送出するパ
ターン信号送出手段と、前記複数の実チップから前記デ
ジタルパターン信号送出後の応答信号を受信して前記論
理シミュレータへ返送する応答信号受信・返送手段とを
備えることを特徴とする実チップモデラ。 - 【請求項２】 論理シミュレータと論理回路が実装され
ている複数の実チップとに接続し、前記複数の実チップ
へ送出するためのそれぞれが異なったデジタルパターン
信号を予め記憶する複数のパターンメモリ回路と、前記
複数の実チップへ複数の前記デジタルパターン信号を送
出しかつ前記複数の実チップからの応答信号を受信する
複数のドライバー・レシーバー回路と、前記複数のパタ
ーンメモリ回路と前記複数のドライバー・レシーバー回
路とを選択的に接続する切替回路と、制御回路とを有
し、前記制御回路は前記論理シミュレータからの指定さ
れた複数のデジタルパターン信号のそれぞれを記憶及び
読出すべく前記パターンメモリ回路を制御し、前記論理
シミュレータからの指定によって前記パターンメモリ回
路と前記複数のドライバー・レシーバー回路とを選択的
に接続すべく前記切替回路を制御し、前記複数の実チッ
プからの応答信号を前記論理シミュレータへ返送すべく
前記複数のドライバー・レシーバー回路を制御すること
を特徴とする実チップモデラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135489A JP2551327B2 (ja) | 1993-06-07 | 1993-06-07 | 実チップモデラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5135489A JP2551327B2 (ja) | 1993-06-07 | 1993-06-07 | 実チップモデラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06347515A JPH06347515A (ja) | 1994-12-22 |
| JP2551327B2 true JP2551327B2 (ja) | 1996-11-06 |
Family
ID=15152932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5135489A Expired - Lifetime JP2551327B2 (ja) | 1993-06-07 | 1993-06-07 | 実チップモデラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551327B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04282478A (ja) * | 1991-03-11 | 1992-10-07 | Nec Corp | 論理集積回路用試験装置 |
| JPH0580117A (ja) * | 1991-09-25 | 1993-04-02 | Nec Commun Syst Ltd | 実チツプシミユレータ |
-
1993
- 1993-06-07 JP JP5135489A patent/JP2551327B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06347515A (ja) | 1994-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960702 |