JPH06139166A - 特に家庭用設備の制御用のプログラム可能なインターフェース - Google Patents
特に家庭用設備の制御用のプログラム可能なインターフェースInfo
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- JPH06139166A JPH06139166A JP5128315A JP12831593A JPH06139166A JP H06139166 A JPH06139166 A JP H06139166A JP 5128315 A JP5128315 A JP 5128315A JP 12831593 A JP12831593 A JP 12831593A JP H06139166 A JPH06139166 A JP H06139166A
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- bit
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- programmable interface
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
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- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Communication Control (AREA)
- Programmable Controllers (AREA)
- Selective Calling Equipment (AREA)
- Computer And Data Communications (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 特に、家庭用設備用の情報管理を含むコンピ
ュータ化された家庭用アプリケーションの分野で好まし
く使用され、少なくともＮ個の情報転送入力媒体につい
て単一のビットコントローラの使用を可能にする、プロ
グラム可能なインターフェースを提供する。 【構成】 Ｎ個の入力ポートでＮ個の異なる情報転送入
力媒体から来る情報要素を受け、入力媒体に特有のＮ個
の異なる識別信号を出力することのできる１つの識別回
路100 と、プログラム可能な入力ビットコントローラを
備える、上記情報要素用の少なくとも１つの受信回路20
0 と、上記識別回路から来る上記識別信号と、上記受信
回路から来る情報要素とを受けることのできるマイクロ
プロセッサ400 であって、上記入力媒体に特有のビット
制御またはフレーム制御パラメータを上記プログラム可
能な入力ビットコントローラに出力することのできるプ
ログラムミング手段を制御する。
ュータ化された家庭用アプリケーションの分野で好まし
く使用され、少なくともＮ個の情報転送入力媒体につい
て単一のビットコントローラの使用を可能にする、プロ
グラム可能なインターフェースを提供する。 【構成】 Ｎ個の入力ポートでＮ個の異なる情報転送入
力媒体から来る情報要素を受け、入力媒体に特有のＮ個
の異なる識別信号を出力することのできる１つの識別回
路100 と、プログラム可能な入力ビットコントローラを
備える、上記情報要素用の少なくとも１つの受信回路20
0 と、上記識別回路から来る上記識別信号と、上記受信
回路から来る情報要素とを受けることのできるマイクロ
プロセッサ400 であって、上記入力媒体に特有のビット
制御またはフレーム制御パラメータを上記プログラム可
能な入力ビットコントローラに出力することのできるプ
ログラムミング手段を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｎ個の異なる情報転送
入力キャリアまたは媒体から来る、または、Ｎ個の異な
る入力を有する１つの同一キャリアまたは媒体から来る
情報要素をＮ個の入力ゲートに受けるためのプログラム
可能なインターフェースに関するものである。本発明
は、特に、家庭用設備用の情報管理を含むコンピュータ
化された家庭用アプリケーションの分野で好ましく使用
される。
入力キャリアまたは媒体から来る、または、Ｎ個の異な
る入力を有する１つの同一キャリアまたは媒体から来る
情報要素をＮ個の入力ゲートに受けるためのプログラム
可能なインターフェースに関するものである。本発明
は、特に、家庭用設備用の情報管理を含むコンピュータ
化された家庭用アプリケーションの分野で好ましく使用
される。
【０００２】
【従来の技術】コンピュータ化された家庭用アプリケー
ション用の公知の装置は、通常、情報転送に５つ（また
はそれ以上）の異なる形の媒体を使用し、それによっ
て、管理すべき家庭用設備の様々な機器から来て、それ
らの動作状態を変更することがある、すなわち、オンに
したり、オフにしたりする情報要素をそのコンピュータ
化装置に供給することができる。これらの５つの種類の
情報転送媒体は、搬送電流、２芯撚り線、赤外線照射、
同軸ケーブル及びＲＦリンクである。また、光ファイ
バ、超音波転送及びその他の種類の媒体を使用すること
ができる。各情報転送媒体では、デジタル化された情報
要素は、一連のビットからなるワードの形態で来るが、
その持続期間は使用する媒体によって変化する。例え
ば、ノイズに対して比較的影響されやすい搬送電流によ
る転送の場合、ビットの持続期間は 416マイクロ秒（24
00ボーに対応する）かまたは 832マイクロ秒（1200ボー
に対応するが、この値は将来的により大きくなる) であ
り、一方、ノイズに対して影響されない他の情報転送の
場合、ビットの持続期間は約 104マイクロ秒かまたはそ
れより小さいことさえある (撚り線または光ファイバの
場合は9600ボーから１メガバイト）。
ション用の公知の装置は、通常、情報転送に５つ（また
はそれ以上）の異なる形の媒体を使用し、それによっ
て、管理すべき家庭用設備の様々な機器から来て、それ
らの動作状態を変更することがある、すなわち、オンに
したり、オフにしたりする情報要素をそのコンピュータ
化装置に供給することができる。これらの５つの種類の
情報転送媒体は、搬送電流、２芯撚り線、赤外線照射、
同軸ケーブル及びＲＦリンクである。また、光ファイ
バ、超音波転送及びその他の種類の媒体を使用すること
ができる。各情報転送媒体では、デジタル化された情報
要素は、一連のビットからなるワードの形態で来るが、
その持続期間は使用する媒体によって変化する。例え
ば、ノイズに対して比較的影響されやすい搬送電流によ
る転送の場合、ビットの持続期間は 416マイクロ秒（24
00ボーに対応する）かまたは 832マイクロ秒（1200ボー
に対応するが、この値は将来的により大きくなる) であ
り、一方、ノイズに対して影響されない他の情報転送の
場合、ビットの持続期間は約 104マイクロ秒かまたはそ
れより小さいことさえある (撚り線または光ファイバの
場合は9600ボーから１メガバイト）。
【０００３】これらの公知の装置の作動は、従来、５つ
の入力ビットコントローラの使用を含み、その機能は、
所定の情報媒体によって受けたデジタル化された情報要
素がその媒体の特有のビット持続期間に対応する持続期
間を有するビットを実際に含むことを確実にすることで
ある。実際、これらのビットコントローラは、最も一般
的にはワイヤード論理の形態で形成されており、所定の
または固定の動作モードでは、それらのトリガは、信号
の立ち上がりまたは立ち下がり端部で生じ、その反対側
の端部は、その反対側の端部についての予想される位置
の周囲に開かれた観察窓を介して検出される。
の入力ビットコントローラの使用を含み、その機能は、
所定の情報媒体によって受けたデジタル化された情報要
素がその媒体の特有のビット持続期間に対応する持続期
間を有するビットを実際に含むことを確実にすることで
ある。実際、これらのビットコントローラは、最も一般
的にはワイヤード論理の形態で形成されており、所定の
または固定の動作モードでは、それらのトリガは、信号
の立ち上がりまたは立ち下がり端部で生じ、その反対側
の端部は、その反対側の端部についての予想される位置
の周囲に開かれた観察窓を介して検出される。
【０００４】
【発明が解決しようとする課題】従って、上記に記載し
た公知の装置は、情報転送媒体に各型ごとにビットコン
トローラを必要とし、その結果その構造をかなり複雑に
するという大きな欠点を有する。従って、本発明が解決
しようとする技術上の問題は、少なくともＮ個の情報転
送入力媒体について単一のビットコントローラの使用を
可能にする、本明細書の発明の詳細な説明の冒頭に述べ
た形式のプログラム可能なインターフェースを提案する
ことにある。
た公知の装置は、情報転送媒体に各型ごとにビットコン
トローラを必要とし、その結果その構造をかなり複雑に
するという大きな欠点を有する。従って、本発明が解決
しようとする技術上の問題は、少なくともＮ個の情報転
送入力媒体について単一のビットコントローラの使用を
可能にする、本明細書の発明の詳細な説明の冒頭に述べ
た形式のプログラム可能なインターフェースを提案する
ことにある。
【０００５】
【課題を解決するための手段】本発明は、Ｎ個の入力ポ
ートでＮ個の異なる情報転送入力媒体から来る情報要素
を受けるためのプログラム可能なインターフェースであ
って、そのプログラム可能なインターフェースは、少な
くとも、上記のＮ個の入力ポートから来る情報要素を受
け、入力媒体に特有のＮ個の異なる識別信号を出力する
ことのできる１つの識別回路と、プログラム可能な入力
ビットコントローラを備える、上記情報要素用の少なく
とも１つの受信回路と、上記識別回路から来る上記識別
信号と、上記受信回路から来る情報要素とを受けること
のできるマイクロプロセッサまたは専用回路であり、ま
た上記入力媒体に特有のビット制御またはフレーム制御
パラメータを上記のプログラム可能な入力ビットコント
ローラに出力することのできるプログラムミング手段を
制御するマイクロプロセッサまたは専用回路とを備える
ことを特徴とするインターフェースを提案することによ
って、上記の技術上の問題に解決を提供するものであ
る。
ートでＮ個の異なる情報転送入力媒体から来る情報要素
を受けるためのプログラム可能なインターフェースであ
って、そのプログラム可能なインターフェースは、少な
くとも、上記のＮ個の入力ポートから来る情報要素を受
け、入力媒体に特有のＮ個の異なる識別信号を出力する
ことのできる１つの識別回路と、プログラム可能な入力
ビットコントローラを備える、上記情報要素用の少なく
とも１つの受信回路と、上記識別回路から来る上記識別
信号と、上記受信回路から来る情報要素とを受けること
のできるマイクロプロセッサまたは専用回路であり、ま
た上記入力媒体に特有のビット制御またはフレーム制御
パラメータを上記のプログラム可能な入力ビットコント
ローラに出力することのできるプログラムミング手段を
制御するマイクロプロセッサまたは専用回路とを備える
ことを特徴とするインターフェースを提案することによ
って、上記の技術上の問題に解決を提供するものであ
る。
【０００６】従って、本発明のプログラム可能なインタ
ーフェースの場合、その物理的種類に関係なく、全ての
情報転送入力媒体に適用できる単一の入力ビットコント
ローラを使用することが可能である。この動作の普遍性
は、情報要素を転送した入力媒体の種類について識別回
路から表示を受けるマイクロプロセッサが、プログラミ
ング手段を介して使用した入力媒体に特有のビット制御
パラメータを出力するということによる。マイクロプロ
セッサによって制御されているプログラミング手段は、
アナログまたはデジタル型である。例えば、それらは、
一時的なビット制御パラメータを決定するＲＣ回路であ
り、その値は容量値またはカウンタの値の変更によっ
て、マイクロプロセッサによって調節される。
ーフェースの場合、その物理的種類に関係なく、全ての
情報転送入力媒体に適用できる単一の入力ビットコント
ローラを使用することが可能である。この動作の普遍性
は、情報要素を転送した入力媒体の種類について識別回
路から表示を受けるマイクロプロセッサが、プログラミ
ング手段を介して使用した入力媒体に特有のビット制御
パラメータを出力するということによる。マイクロプロ
セッサによって制御されているプログラミング手段は、
アナログまたはデジタル型である。例えば、それらは、
一時的なビット制御パラメータを決定するＲＣ回路であ
り、その値は容量値またはカウンタの値の変更によっ
て、マイクロプロセッサによって調節される。
【０００７】しかしながら、本発明によるプログラム可
能なインターフェースの好ましい実施例では、そのプロ
グラミング手段は上記情報転送媒体に特有のビット制御
パラメータを含むＮ個の記憶領域を含む制御レジスタを
備え、そのレジスタは上記マイクロプロセッサからその
記憶領域の選択のためのＮ個の信号を受け、そのプログ
ラム可能な入力ビットコントローラにフレームまたはフ
ォーマット制御パラメータを出力することができる。ま
た、本発明は、マイクロプロセッサによって生成した命
令のビットが送られるべき出力媒体に適合していること
を確かめるプログラム可能な出力ビットコントローラを
備える、マイクロプロセッサによって出力された命令ま
たは情報要素を送る回路を提供する。この場合、制御レ
ジスタは、また、そのビット制御パラメータ、フレーム
制御パラメータ、及び、より詳細にはフォーマット制御
パラメータ（記号またはフィールド制御として公知であ
る）をプログラム可能な出力ビットコントローラに出力
することができる。
能なインターフェースの好ましい実施例では、そのプロ
グラミング手段は上記情報転送媒体に特有のビット制御
パラメータを含むＮ個の記憶領域を含む制御レジスタを
備え、そのレジスタは上記マイクロプロセッサからその
記憶領域の選択のためのＮ個の信号を受け、そのプログ
ラム可能な入力ビットコントローラにフレームまたはフ
ォーマット制御パラメータを出力することができる。ま
た、本発明は、マイクロプロセッサによって生成した命
令のビットが送られるべき出力媒体に適合していること
を確かめるプログラム可能な出力ビットコントローラを
備える、マイクロプロセッサによって出力された命令ま
たは情報要素を送る回路を提供する。この場合、制御レ
ジスタは、また、そのビット制御パラメータ、フレーム
制御パラメータ、及び、より詳細にはフォーマット制御
パラメータ（記号またはフィールド制御として公知であ
る）をプログラム可能な出力ビットコントローラに出力
することができる。
【０００８】本発明によるプログラム可能なインターフ
ェースは、１つの受信回路だけで、所定の入力媒体によ
る対応する単一の入力ポートから来た情報要素だけを処
理することができるのは明らかである。従って、Ｎ個の
入力ポートの同時処理を可能にするためには、本発明に
よると、そのインターフェースがＮ−チャネルマルチプ
レクサによってＮ個の入力ポートに接続されたＮ個の同
一の並列受信回路を備えることが考えられる。添付図面
を参照して行う以下の実施例の説明によって、本発明の
内容とそれが得られる方法が明らかになろう。但し、こ
れらの実施例は本発明を何等限定するものではない。
ェースは、１つの受信回路だけで、所定の入力媒体によ
る対応する単一の入力ポートから来た情報要素だけを処
理することができるのは明らかである。従って、Ｎ個の
入力ポートの同時処理を可能にするためには、本発明に
よると、そのインターフェースがＮ−チャネルマルチプ
レクサによってＮ個の入力ポートに接続されたＮ個の同
一の並列受信回路を備えることが考えられる。添付図面
を参照して行う以下の実施例の説明によって、本発明の
内容とそれが得られる方法が明らかになろう。但し、こ
れらの実施例は本発明を何等限定するものではない。
【０００９】
【実施例】図１は、Ｎ＝５個の異なる情報転送入力媒体
ＳＰＴ１、ＳＰＴ２、・・・、ＳＰＴ５から来る情報要
素ＩＦｊをＮ＝５個の入力ポートＩＮ１、ＩＮ２、・・
・、Ｎ５（すなわち、ＩＮｊ（但しｊ＝１、２、・・
・、５））に受けるためのプログラム可能なインターフ
ェース10の概略図である。これらの情報転送媒体は、搬
送電流、２芯撚り線、赤外線照射、同軸ケーブルまたは
無線周波数であるが、それで全てではない。家庭用設備
では、プログラム可能なインターフェースによって受け
る情報要素ＩＦｊは、ある機器の作動の表示、例えば、
温度の表示、または、ユーザが与えた、または、プログ
ラムされ、別の機器の動作状態を変更することのできる
命令、例えば、機器のスイッチをつけるまたは切る命令
等の命令によって構成されている。
ＳＰＴ１、ＳＰＴ２、・・・、ＳＰＴ５から来る情報要
素ＩＦｊをＮ＝５個の入力ポートＩＮ１、ＩＮ２、・・
・、Ｎ５（すなわち、ＩＮｊ（但しｊ＝１、２、・・
・、５））に受けるためのプログラム可能なインターフ
ェース10の概略図である。これらの情報転送媒体は、搬
送電流、２芯撚り線、赤外線照射、同軸ケーブルまたは
無線周波数であるが、それで全てではない。家庭用設備
では、プログラム可能なインターフェースによって受け
る情報要素ＩＦｊは、ある機器の作動の表示、例えば、
温度の表示、または、ユーザが与えた、または、プログ
ラムされ、別の機器の動作状態を変更することのできる
命令、例えば、機器のスイッチをつけるまたは切る命令
等の命令によって構成されている。
【００１０】これらの入力情報要素に応答して、プログ
ラム可能なインターフェース10は、各機器に有効な命令
ＯＣｋ（ｋ＝１、２、・・・、Ｎ）を送る。その有効な
命令とは、例えば、温度の下がるとボイラーのスイッチ
をつける命令や、またはオーブンまたは調理用プレート
のスイッチをつけるプログラムされた命令である。その
命令は、Ｎ個の入力媒体ＳＰＴｊと同じ性質を有するＮ
個の情報転送出力媒体ＳＰＴｋにＮ個の出力ポートＯＵ
Ｔｋから送られる。図１は、各入力ポートＩＮｊと出力
ポートＯＵＴｋを示しているが、各ポートはそれらの機
能が組み合わされているのは明らかである。これは、ま
た、入力情報転送媒体ＳＰＴｊ及び出力情報転送媒体Ｓ
ＰＴｋの場合も同様である。図１に示すように、本発明
のプログラム可能なインターフェース10は、入力ポート
ＩＮｊから来る情報要素ＩＦｊを受け、その入力媒体Ｓ
ＰＴｊに特有のＮ個の異なる識別信号ＩＤｊを出力する
ことのできる識別回路100 を備える。
ラム可能なインターフェース10は、各機器に有効な命令
ＯＣｋ（ｋ＝１、２、・・・、Ｎ）を送る。その有効な
命令とは、例えば、温度の下がるとボイラーのスイッチ
をつける命令や、またはオーブンまたは調理用プレート
のスイッチをつけるプログラムされた命令である。その
命令は、Ｎ個の入力媒体ＳＰＴｊと同じ性質を有するＮ
個の情報転送出力媒体ＳＰＴｋにＮ個の出力ポートＯＵ
Ｔｋから送られる。図１は、各入力ポートＩＮｊと出力
ポートＯＵＴｋを示しているが、各ポートはそれらの機
能が組み合わされているのは明らかである。これは、ま
た、入力情報転送媒体ＳＰＴｊ及び出力情報転送媒体Ｓ
ＰＴｋの場合も同様である。図１に示すように、本発明
のプログラム可能なインターフェース10は、入力ポート
ＩＮｊから来る情報要素ＩＦｊを受け、その入力媒体Ｓ
ＰＴｊに特有のＮ個の異なる識別信号ＩＤｊを出力する
ことのできる識別回路100 を備える。
【００１１】図２は、例として、搬送電流によって送ら
れる情報要素ＩＦ１に割り当てられた識別回路100 のチ
ャネルの概略図を示したものである。このような媒体
は、ＳＰＴ１（但しｊ＝１）の入力媒体とする。変成器
110 によって主ネットワーク線（搬送電流）からピック
アップされた、周波数変調または振幅変調された情報信
号は、回路120 によって、整流され、フィルタリングさ
れ、復調される。回路120 によって生成される信号は、
ＡＮＤゲート130 の入力端子に入力され、そのゲートの
もう１つの端子は直流電流Ｖcc（それによって処理が可
能になり、ブロック400 から来る) を受ける。搬送電流
ＳＰＴ１上に情報要素ＩＦ１がない時、識別信号ＩＤ１
は０になり、一方、情報要素ＩＦ１がある時、この識別
信号は１に等しくなる。これは、他の情報転送入力媒体
と接続された識別回路100 の他の全てのチャネルについ
ても同様である。
れる情報要素ＩＦ１に割り当てられた識別回路100 のチ
ャネルの概略図を示したものである。このような媒体
は、ＳＰＴ１（但しｊ＝１）の入力媒体とする。変成器
110 によって主ネットワーク線（搬送電流）からピック
アップされた、周波数変調または振幅変調された情報信
号は、回路120 によって、整流され、フィルタリングさ
れ、復調される。回路120 によって生成される信号は、
ＡＮＤゲート130 の入力端子に入力され、そのゲートの
もう１つの端子は直流電流Ｖcc（それによって処理が可
能になり、ブロック400 から来る) を受ける。搬送電流
ＳＰＴ１上に情報要素ＩＦ１がない時、識別信号ＩＤ１
は０になり、一方、情報要素ＩＦ１がある時、この識別
信号は１に等しくなる。これは、他の情報転送入力媒体
と接続された識別回路100 の他の全てのチャネルについ
ても同様である。
【００１２】図１は、また、プログラム可能なインター
フェース10が情報要素ＩＦｊを受ける受信回路200 を備
えることを示している。図１から分かるように、この受
信回路200 は所定の入力媒体ＳＰＴｊから来るビットが
この媒体の予想される長さ、すなわち、搬送電流の場合
は 416または 832マイクロ秒、他の情報転送媒体の場合
は 104マイクロ秒を有することを確かめるための入力ビ
ットコントローラ210を備える。ビットコントローラ210
に続いて、衝突検出回路220 がある。この回路は、同
じ入力媒体ＳＰＴｊから来る２つの情報要素の重なりを
防ぐ機能を有する。標準的には、衝突検出器220 はＡＮ
Ｄゲートを備え、重なりの場合には、出力に論理１を出
力する。この非−ゼロ出力信号の検出によって衝突の存
在が明らかになると、アプリケーションによって決定さ
れた戦略によって進行中のシーケンスを無効にする。
フェース10が情報要素ＩＦｊを受ける受信回路200 を備
えることを示している。図１から分かるように、この受
信回路200 は所定の入力媒体ＳＰＴｊから来るビットが
この媒体の予想される長さ、すなわち、搬送電流の場合
は 416または 832マイクロ秒、他の情報転送媒体の場合
は 104マイクロ秒を有することを確かめるための入力ビ
ットコントローラ210を備える。ビットコントローラ210
に続いて、衝突検出回路220 がある。この回路は、同
じ入力媒体ＳＰＴｊから来る２つの情報要素の重なりを
防ぐ機能を有する。標準的には、衝突検出器220 はＡＮ
Ｄゲートを備え、重なりの場合には、出力に論理１を出
力する。この非−ゼロ出力信号の検出によって衝突の存
在が明らかになると、アプリケーションによって決定さ
れた戦略によって進行中のシーケンスを無効にする。
【００１３】図１から分かるように、衝突検出回路220
の出力は直列で来たビットを情報要素ＩＦｊを形成する
ビットと同数の並列チャネルに変換するための直列−並
列レジスタ230 の入力に接続されている。このレジスタ
230 は、ビット数に等しい数のメモリ位置を備える。動
作中、レジスタ230 のそのメモリ位置は、連続して２進
数信号の周波数の速度で占められ、次に、全てのメモリ
位置が占められた後同時に空にされる。
の出力は直列で来たビットを情報要素ＩＦｊを形成する
ビットと同数の並列チャネルに変換するための直列−並
列レジスタ230 の入力に接続されている。このレジスタ
230 は、ビット数に等しい数のメモリ位置を備える。動
作中、レジスタ230 のそのメモリ位置は、連続して２進
数信号の周波数の速度で占められ、次に、全てのメモリ
位置が占められた後同時に空にされる。
【００１４】本発明のプログラム可能なインターフェー
ス10は、第１に識別回路100 から来る識別信号ＩＤｊ
を、第２に入力ビットコントローラ210 、衝突検出回路
220 及び直列−並列回路230 を介して受信回路200 から
来る情報要素ＩＦｊを受けることのできるデータメモリ
410 とプログラムメモリ420 を備えるマイクロプロセッ
サ400 を備える。ここに記載したものは全てビット制御
信号であり、フレーム及びフォーマット制御はそれらの
原理において正確に同じであることが理解される。さら
に、マイクロプロセッサ400 は、また、Ｎ個の出力ポー
トＯＵＴｋに接続された転送回路300 を介してその制御
信号ＯＣｋを出力し、更に、情報転送入力媒体ＳＰＴｊ
の特性であるビット制御パラメータを入力ビットコント
ローラ210に出力するプログラミング手段500 を制御す
ることができる。
ス10は、第１に識別回路100 から来る識別信号ＩＤｊ
を、第２に入力ビットコントローラ210 、衝突検出回路
220 及び直列−並列回路230 を介して受信回路200 から
来る情報要素ＩＦｊを受けることのできるデータメモリ
410 とプログラムメモリ420 を備えるマイクロプロセッ
サ400 を備える。ここに記載したものは全てビット制御
信号であり、フレーム及びフォーマット制御はそれらの
原理において正確に同じであることが理解される。さら
に、マイクロプロセッサ400 は、また、Ｎ個の出力ポー
トＯＵＴｋに接続された転送回路300 を介してその制御
信号ＯＣｋを出力し、更に、情報転送入力媒体ＳＰＴｊ
の特性であるビット制御パラメータを入力ビットコント
ローラ210に出力するプログラミング手段500 を制御す
ることができる。
【００１５】図１に示した実施例では、そのプログラミ
ング手段は、その入力媒体ＳＰＴｊに特有のビット制御
パラメータを含むＮ個の記憶領域を備える制御レジスタ
500を備える。入力ビットコントローラ210 がビットの
始点でトリガされると、このビット制御パラメータは、
例えば、その情報転送媒体の各々に組み合わされたビッ
トの終りを検査する一時的な窓を形成する２つの２進数
ワードＰＡｊ１、ＰＡｊ２である。また、制御レジスタ
500 は、マイクロプロセッサ400 からその記憶領域を選
択するＮ個の信号ＳＳｊを受け、入力ビットコントロー
ラ200 にその制御を実施するのに必要なビット制御パラ
メータを出力するためのものである。
ング手段は、その入力媒体ＳＰＴｊに特有のビット制御
パラメータを含むＮ個の記憶領域を備える制御レジスタ
500を備える。入力ビットコントローラ210 がビットの
始点でトリガされると、このビット制御パラメータは、
例えば、その情報転送媒体の各々に組み合わされたビッ
トの終りを検査する一時的な窓を形成する２つの２進数
ワードＰＡｊ１、ＰＡｊ２である。また、制御レジスタ
500 は、マイクロプロセッサ400 からその記憶領域を選
択するＮ個の信号ＳＳｊを受け、入力ビットコントロー
ラ200 にその制御を実施するのに必要なビット制御パラ
メータを出力するためのものである。
【００１６】図３の概略図は、本発明によるプログラム
可能なインターフェス10の入力ビットコントローラ210
の動作を考慮したものである。Ｊ番目の入力媒体ＳＰＴ
ｊを伝播する情報要素ＩＦｊが入力ポートＩＮｊに入力
される時、識別回路100 によって出力された識別信号Ｉ
Ｄｊはマイクロプロセッサ400 に到達し、それが受ける
情報によって、送り出す命令ＯＣｋと対応する出力媒体
ＳＰＴｋを決定する。
可能なインターフェス10の入力ビットコントローラ210
の動作を考慮したものである。Ｊ番目の入力媒体ＳＰＴ
ｊを伝播する情報要素ＩＦｊが入力ポートＩＮｊに入力
される時、識別回路100 によって出力された識別信号Ｉ
Ｄｊはマイクロプロセッサ400 に到達し、それが受ける
情報によって、送り出す命令ＯＣｋと対応する出力媒体
ＳＰＴｋを決定する。
【００１７】次に、マイクロプロセッサ400 は、制御レ
ジスタ500 の対応する記憶領域をロードする動作で入力
媒体ＳＰＴｊに組み合わされた選択信号ＳＳｊを生成す
る。この記憶領域の内容すなわちビット終了パラメータ
ＰＡｊ１及びＰＡｊ２及び他のパラメータはフレームに
関係し、入力ビットコントローラ210 に出力される。原
則的には、制御レジスタは大規模記憶領域であり、例え
ば、８、16または32ビットの複数のワードを備え、この
複雑な制御システムに適合する。コントローラ210 は、
例えば、クロックＣＬＫによって制御されるカウンタ21
1 を備える。カウンタ211 の状態は、常にメモリ215 に
転送され、そのメモリ215 は選択した論理によって調べ
る信号、すなわち、情報要素ＩＦｊの立ち上がり端また
は立ち下がり端にロックされている。このようにメモリ
215 に記憶されたカウンタの状態は、ビットＩＦ１の立
ち上がり端の時を示す。それは、減算器214 によってカ
ウンタ211 の現在の状態から減算される。メモリ215 と
減算器214 によって形成された組は、調べる信号の立ち
上がり端または立ち下がり端と同期のカウンタ211用の
零設定装置を構成している。この時、減算器は、ＩＦ１
の立ち上がり端によって初期化されたカウント信号を生
成する。
ジスタ500 の対応する記憶領域をロードする動作で入力
媒体ＳＰＴｊに組み合わされた選択信号ＳＳｊを生成す
る。この記憶領域の内容すなわちビット終了パラメータ
ＰＡｊ１及びＰＡｊ２及び他のパラメータはフレームに
関係し、入力ビットコントローラ210 に出力される。原
則的には、制御レジスタは大規模記憶領域であり、例え
ば、８、16または32ビットの複数のワードを備え、この
複雑な制御システムに適合する。コントローラ210 は、
例えば、クロックＣＬＫによって制御されるカウンタ21
1 を備える。カウンタ211 の状態は、常にメモリ215 に
転送され、そのメモリ215 は選択した論理によって調べ
る信号、すなわち、情報要素ＩＦｊの立ち上がり端また
は立ち下がり端にロックされている。このようにメモリ
215 に記憶されたカウンタの状態は、ビットＩＦ１の立
ち上がり端の時を示す。それは、減算器214 によってカ
ウンタ211 の現在の状態から減算される。メモリ215 と
減算器214 によって形成された組は、調べる信号の立ち
上がり端または立ち下がり端と同期のカウンタ211用の
零設定装置を構成している。この時、減算器は、ＩＦ１
の立ち上がり端によって初期化されたカウント信号を生
成する。
【００１８】この場合、制御パラメータＰＡｊ１及びＰ
Ａｊ２は、各々、入力媒体ＳＰＴｊの特性ビットの持続
期間より小さいまたは大きい期間に対応する特性値（例
えば、状態１でのビット数）を有する。これらの２つの
２進数ワードの各ビットは、順番に、排他的ＯＲゲート
216 の入力に入力され、また、この排他的ＯＲゲートは
もう１つの入力を介して減算器214 から来る対応するビ
ットを受ける。２進数ワードのこの入力は、各々、その
順番で、チェンジオーバースイッチ217 によって組織化
され、毎回、ゲート212 から送られた信号を受ける。別
の実施例では、ＡＮＤゲート212 と排他的ＯＲゲートは
重複される。その組は、各々、減算器214 の出力を受け
る。また、その組は各々ワードＰＡｊ１及びＰＡｊ２を
受ける。この実施例では、ＡＮＤゲート212 の２つの出
力は、ＲＳゲートを有効化する。排他的ＯＲゲート216
の出力は全てＡＮＤゲート212 に入力され、その出力信
号は図４に図示したように２つの制御パラメータＰＡｊ
１及びＰＡｊ２によって決定される一時的な窓である。
信号ＩＦｊの立ち上がりまたは立ち下がり端がＰＡｊ１
時まとＰＡｊ２時との間に生じるかどうかを確かめるた
めに、信号ＩＦｊをＡＮＤゲート212 から来る一時的な
窓における状態のロードに反応するＲ−ＳまたはＪ−Ｋ
フリップフロップ213 の入力端子に入力し、そのフリッ
ププロップ213 の有効化入力に入力する。信号の立ち上
がり端または立ち下がり端が窓の開いている間に生じる
と、フリップフロップ213 の出力信号は０から１、また
は逆に１から０になり、そうでない場合、出力信号は０
または１のままである。
Ａｊ２は、各々、入力媒体ＳＰＴｊの特性ビットの持続
期間より小さいまたは大きい期間に対応する特性値（例
えば、状態１でのビット数）を有する。これらの２つの
２進数ワードの各ビットは、順番に、排他的ＯＲゲート
216 の入力に入力され、また、この排他的ＯＲゲートは
もう１つの入力を介して減算器214 から来る対応するビ
ットを受ける。２進数ワードのこの入力は、各々、その
順番で、チェンジオーバースイッチ217 によって組織化
され、毎回、ゲート212 から送られた信号を受ける。別
の実施例では、ＡＮＤゲート212 と排他的ＯＲゲートは
重複される。その組は、各々、減算器214 の出力を受け
る。また、その組は各々ワードＰＡｊ１及びＰＡｊ２を
受ける。この実施例では、ＡＮＤゲート212 の２つの出
力は、ＲＳゲートを有効化する。排他的ＯＲゲート216
の出力は全てＡＮＤゲート212 に入力され、その出力信
号は図４に図示したように２つの制御パラメータＰＡｊ
１及びＰＡｊ２によって決定される一時的な窓である。
信号ＩＦｊの立ち上がりまたは立ち下がり端がＰＡｊ１
時まとＰＡｊ２時との間に生じるかどうかを確かめるた
めに、信号ＩＦｊをＡＮＤゲート212 から来る一時的な
窓における状態のロードに反応するＲ−ＳまたはＪ−Ｋ
フリップフロップ213 の入力端子に入力し、そのフリッ
ププロップ213 の有効化入力に入力する。信号の立ち上
がり端または立ち下がり端が窓の開いている間に生じる
と、フリップフロップ213 の出力信号は０から１、また
は逆に１から０になり、そうでない場合、出力信号は０
または１のままである。
【００１９】マイクロプロセッサ400 とプログラミング
手段500 によって実行されるプログラミングは全ての種
類の情報転送媒体に使用することができるので、このプ
ログラミングによって、図３の出力ビットコントローラ
210 は普遍性を有することが理解されよう。このために
は、そのビットコントローラに使用する媒体のビット制
御パラメータを与えるだけで十分である。
手段500 によって実行されるプログラミングは全ての種
類の情報転送媒体に使用することができるので、このプ
ログラミングによって、図３の出力ビットコントローラ
210 は普遍性を有することが理解されよう。このために
は、そのビットコントローラに使用する媒体のビット制
御パラメータを与えるだけで十分である。
【００２０】図１から分かるように、出力ポートＯＵＴ
ｋによって命令ＯＣｋを出力媒体ＳＰＴｋに送る役割を
果たす転送回路300 は、並列−直列レジスタを備える。
そのレジスタには、衝突検出回路320 と出力ビットコン
トローラ310 が続いている。この出力ビットコントロー
ラは上記に詳細に記載した入力ビットコントローラと同
じプログラム可能な型であることがある。マイクロプロ
セッサ400 は、選択信号ＳＳＫを使用して、出力媒体Ｓ
ＰＴｋに対応するビット制御パラメータＰＡｋ１及びＰ
Ａｋ２を含む記憶領域を識別する。次に、これらの制御
パラメータは、プログラム可能な出力ビットコントロー
ラ210 に送られ、その動作は入力ビットコントローラ21
0 の動作と同じである。
ｋによって命令ＯＣｋを出力媒体ＳＰＴｋに送る役割を
果たす転送回路300 は、並列−直列レジスタを備える。
そのレジスタには、衝突検出回路320 と出力ビットコン
トローラ310 が続いている。この出力ビットコントロー
ラは上記に詳細に記載した入力ビットコントローラと同
じプログラム可能な型であることがある。マイクロプロ
セッサ400 は、選択信号ＳＳＫを使用して、出力媒体Ｓ
ＰＴｋに対応するビット制御パラメータＰＡｋ１及びＰ
Ａｋ２を含む記憶領域を識別する。次に、これらの制御
パラメータは、プログラム可能な出力ビットコントロー
ラ210 に送られ、その動作は入力ビットコントローラ21
0 の動作と同じである。
【００２１】異なる情報転送入力媒体ＳＰＴｊから来る
情報要素の同時処理を可能にするために、図５の実施例
が考えられた。この実施例では、プログラム可能なイン
ターフェース10は、マルチプレクサ600 によってＮ個の
入力ポートＩＮｊに接続された、Ｎ個の同一の並列受信
回路 200ｉ（ｉ＝１、２、・・・Ｎ）を備える。従っ
て、入力媒体ＳＰＴｊから来る情報要素ＩＦＪが到達す
ると、マルチプレクサはこれらの情報要素を所定のイン
デックスｉを有する受信回路に送る。このインデックス
は、情報ＩＦｊの入力媒体ＳＰＴｊに対応する識別信号
ＩＤｊに相関してマイクロプロセッサ400 に転送され
る。
情報要素の同時処理を可能にするために、図５の実施例
が考えられた。この実施例では、プログラム可能なイン
ターフェース10は、マルチプレクサ600 によってＮ個の
入力ポートＩＮｊに接続された、Ｎ個の同一の並列受信
回路 200ｉ（ｉ＝１、２、・・・Ｎ）を備える。従っ
て、入力媒体ＳＰＴｊから来る情報要素ＩＦＪが到達す
ると、マルチプレクサはこれらの情報要素を所定のイン
デックスｉを有する受信回路に送る。このインデックス
は、情報ＩＦｊの入力媒体ＳＰＴｊに対応する識別信号
ＩＤｊに相関してマイクロプロセッサ400 に転送され
る。
【００２２】マイクロプロセッサ400 は、次に、組み合
わされた受信回路200ｉのインデックスｉを伴う選択信
号ＳＳｊを生成して、制御パラメータＰＡｊ１及びＰＡ
ｊ２を受信回路 200ｉの入力ビットコントローラ 210ｉ
に出力する。その受信回路には、すでにマルチプレクサ
600 によって、入力媒体ＳＰＴｊから来る情報要素ＩＦ
ｊが送られている。
わされた受信回路200ｉのインデックスｉを伴う選択信
号ＳＳｊを生成して、制御パラメータＰＡｊ１及びＰＡ
ｊ２を受信回路 200ｉの入力ビットコントローラ 210ｉ
に出力する。その受信回路には、すでにマルチプレクサ
600 によって、入力媒体ＳＰＴｊから来る情報要素ＩＦ
ｊが送られている。
【図１】本発明によるプログラム可能なインターフェー
スの第１の実施例を示す概略図である。
スの第１の実施例を示す概略図である。
【図２】図１のプログラム可能なインターフェースの識
別回路を示す概略図である。
別回路を示す概略図である。
【図３】図１のプログラム可能なインターフェースのプ
ログラム可能な入力ビットコントローラを示す概略図で
ある。
ログラム可能な入力ビットコントローラを示す概略図で
ある。
【図４】図１のプログラム可能な入力ビットコントロー
ラの有効化回路を示す概略図である。
ラの有効化回路を示す概略図である。
【図５】本発明によるプログラム可能なインターフェー
スの第２の実施例を示す概略図である。
スの第２の実施例を示す概略図である。
10 プログラム可能なインターフェース 100 識別回路 200 受信回路 300 転送回路 400 マイクロプロセッサ 500 制御レジスタ 600 マルチプレクサ
Claims (7)
- 【請求項１】Ｎ個の入力ポートでＮ個の異なる情報転送
入力媒体から来る情報要素を受けるためのプログラム可
能なインターフェースであって、そのプログラム可能な
インターフェースは、少なくとも、 上記のＮ個の入力ポートから来る情報要素を受け、入力
媒体に特有のＮ個の異なる識別信号を出力することので
きる１つの識別回路と、 プログラム可能な入力ビットコントローラを備える、上
記情報要素用の少なくとも１つの受信回路と、 上記識別回路から来る上記識別信号と、上記受信回路か
ら来る情報要素とを受けることのできるマイクロプロセ
ッサまたは専用回路であり、また上記入力媒体に特有の
ビット制御またはフレーム制御パラメータを上記のプロ
グラム可能な入力ビットコントローラに出力することの
できるプログラムミング手段を制御するマイクロプロセ
ッサまたは専用回路とを備えることを特徴とするインタ
ーフェース。 - 【請求項２】上記プログラミング手段は、上記情報転送
媒体に特有の上記ビット制御パラメータを含むＮ個の記
憶領域を備える制御メモリを備え、その制御メモリは、
上記マイクロプロセッサから上記記憶領域を選択するＮ
個の信号を受け、上記ビット制御またはフレーム制御パ
ラメータを上記プログラム可能な入力ビットコントロー
ラに出力することができることを特徴とする請求項１に
記載のプログラム可能なインターフェース。 - 【請求項３】プログラム可能な出力ビットコントローラ
を備える上記マイクロプロセッサによって出力された命
令を送る回路を備えることを特徴とする請求項１または
２に記載のプログラム可能なインターフェース。 - 【請求項４】上記制御メモリは更に、上記出力ビットコ
ントローラに上記ビット制御パラメータを出力すること
ができることを特徴とする請求項２または３に記載のプ
ログラム可能なインターフェース。 - 【請求項５】上記ビット制御パラメータは、上記情報転
送媒体の各々に組み合わされた、ビットの終りを検査す
る窓を決定する２つの２進数ワードであることを特徴と
する請求項２または４に記載のプログラム可能なインタ
ーフェース。 - 【請求項６】上記受信回路及び上記転送回路は各々、衝
突検出回路を備えることを特徴とする請求項１〜５のい
ずれか１項に記載のプログラム可能なインターフェー
ス。 - 【請求項７】上記インターフェースは、Ｎチャネルマル
チプレクサによって上記Ｎ個の入力ポートに接続された
Ｎ個の受信回路を備えることを特徴とする請求項１〜６
のいずれか１項に記載のプログラム可能なインターフェ
ース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9205423 | 1992-04-30 | ||
| FR929205423A FR2690766B1 (fr) | 1992-04-30 | 1992-04-30 | Interface programmable notamment pour la commande d'installations domestiques. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139166A true JPH06139166A (ja) | 1994-05-20 |
Family
ID=9429469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128315A Withdrawn JPH06139166A (ja) | 1992-04-30 | 1993-04-30 | 特に家庭用設備の制御用のプログラム可能なインターフェース |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5537651A (ja) |
| EP (1) | EP0568420B1 (ja) |
| JP (1) | JPH06139166A (ja) |
| DE (1) | DE69300385T2 (ja) |
| FR (1) | FR2690766B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759799B1 (fr) | 1997-02-18 | 1999-04-30 | Sgs Thomson Microelectronics | Procede d'utilisation en reseau d'un processeur de logique floue, et processeur de logique floue utilisable en reseau |
| FR2772528B1 (fr) * | 1997-12-15 | 2000-07-07 | Peugeot | Interface d'entree/sortie et dispositif d'interfacage equipe de telles interfaces |
| DE59909398D1 (de) * | 1999-03-30 | 2004-06-09 | Festo Ag & Co | 1-Chip-Rechneranordnung |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3932841A (en) * | 1973-10-26 | 1976-01-13 | Raytheon Company | Bus controller for digital computer system |
| US4354226A (en) * | 1978-11-14 | 1982-10-12 | Cutler-Hammer, Inc. | Communication terminal for interconnecting programmable controllers in a loop |
| JPS59208603A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | スケジユ−ル運転制御方法 |
| GB8407102D0 (en) * | 1984-03-19 | 1984-04-26 | Int Computers Ltd | Interconnection of communications networks |
| IT1175735B (it) * | 1984-09-14 | 1987-07-15 | Itc Spa | Dispositivo di interfaccia tra calcolatori e sensori,attuatori in impianti di controllo |
| JPS61219243A (ja) * | 1985-03-26 | 1986-09-29 | Matsushita Electric Ind Co Ltd | ホ−ムバスシステム |
| CA1265255A (en) * | 1986-07-31 | 1990-01-30 | John Polkinghorne | Application specific integrated circuit |
| DE3850530T2 (de) * | 1987-06-30 | 1994-10-27 | Toshiba Kawasaki Kk | System und Verfahren zur Aufnahme/Wiedergabe mit Aufnahmebeschränkungsfunktion. |
| CA1315359C (en) * | 1987-07-15 | 1993-03-30 | Anthony Barrington Mcleish | Universal input/output device |
| US5195092A (en) * | 1987-08-04 | 1993-03-16 | Telaction Corporation | Interactive multimedia presentation & communication system |
| US4916692A (en) * | 1988-03-14 | 1990-04-10 | Racal Data Communications Inc. | TDM bus controller |
| US4989081A (en) * | 1988-11-14 | 1991-01-29 | Sony Corporation | Home-bus-information system |
| FR2652698A1 (fr) * | 1989-10-02 | 1991-04-05 | Sgs Thomson Microelectronics | Decodeur pour decoder un son crypte. |
| US5283638A (en) * | 1991-04-25 | 1994-02-01 | Compuadd Corporation | Multimedia computing and telecommunications workstation |
| US5280587A (en) * | 1992-03-31 | 1994-01-18 | Vlsi Technology, Inc. | Computer system in which a bus controller varies data transfer rate over a bus based on a value of a subset of address bits and on a stored value |
-
1992
- 1992-04-30 FR FR929205423A patent/FR2690766B1/fr not_active Expired - Fee Related
-
1993
- 1993-04-22 DE DE69300385T patent/DE69300385T2/de not_active Expired - Fee Related
- 1993-04-22 EP EP93401051A patent/EP0568420B1/fr not_active Expired - Lifetime
- 1993-04-29 US US08/054,595 patent/US5537651A/en not_active Expired - Lifetime
- 1993-04-30 JP JP5128315A patent/JPH06139166A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE69300385D1 (de) | 1995-09-28 |
| FR2690766B1 (fr) | 1994-07-01 |
| US5537651A (en) | 1996-07-16 |
| EP0568420A1 (fr) | 1993-11-03 |
| DE69300385T2 (de) | 1996-02-29 |
| FR2690766A1 (fr) | 1993-11-05 |
| EP0568420B1 (fr) | 1995-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |